還記得以前剛學SI的時候，是在封裝產業，最基本的就是利用準靜態電磁場的軟體抽取封裝引腳、Trace、Solderball、WireBond的RLC，透過比對這些RLC的數據，做設計上的優化，例如Wir …

TDR真的是一個用來看阻抗跟Delay的好工具，透過一個Port的測試就可以看到通道各個位置的阻抗變化。可是使用上其實沒這麼單純，有很多細節需要非常地小心，才可以真正地看到您想看的資訊！ 就讓我們整理 …

在背板系統或任何長走線設計裡，你大概都碰過這畫面： TDR 曲線一開始乖乖在 92 Ω，但越往末端、阻抗越爬越高，來到最高 97 Ω，心裡瞬間涼半截 😒，「難不成…板廠又翻車了嗎？ …

各位不知道有沒有遇過，一對很長的差分走線，看起來很正常，但是測試結果偶爾會fail偶爾會pass，不像是軟體問題，也不像是製程問題。看了一下Layout，發現阻抗匹配控制的非常好，TDR測試也顯示阻抗 …

在PCB設計中，往往透過製程改善如背鑽、盲孔或埋孔，來消除不必要的Via stub，可是多出來的製造成本會壓低產品的毛利，可是又有什麼辦法可以不透過製程改善以縮小Via stub帶來的SI困擾呢？ 本 …

上週文章我們提到，開路諧振對SI而言真不是個好東西，這種1/4波長諧振會帶來訊號的駐波，進而降低整體通道頻寬，導致SI不佳！在高速PCB設計中，最常發生的1/4波長諧振就屬過孔的Via stub，這個 …

您是否很常跑模擬或是測試時看到這種圖？不知道什麼原因一根很深的諧振出現在insertion loss的圖上？這種諧振現象經常對訊號完整性造成負面影響，導致嚴重的反射以及震盪(Ringing)，歸究其主 …

Co-Packaged Optics(CPO)在去年一整年瘋狂地被產業界與投資界討論，市場都在猜誰已經有相關的技術、誰已經拿了多少份額、誰即將跨入這個未來的明星產業與誰會是首個大玩家…，但…講真的…這 …

一年一度nVIDIA GTC即將在台灣時間禮拜二開幕，執行長Jensen Huang黃仁勳會在禮拜三凌晨一點登場講述nVIDIA未來的規劃。 去年的GTC，Jensen宣佈了新世代的GPU archi …

AI資料中心裡頭，112G、甚至224G的高頻應用已逐漸成為市場主流。這樣的發展趨勢讓PCB上的連接器設計變得特別重要。例如網路交換器要接光口的OSFP與QSFP-DD，或是背板連接應用的ExaMAX …