在AI驅動的時代，系統設計已經從單一PCB的視角，逐步轉向以整個rack為單位來考量。對於信號完整性而言，焦點以不再局限於單一PCB上的損耗，而是擴展到晶片與晶片之間的端到端互連損耗（end-to-e …
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DDR的SI/PI模擬非常的複雜，除了走線非常多條導致的模擬負擔相當地大以外，多條線同時切換準位造成的瞬時切換雜訊影響也相當明顯，SI/PI co-simulation的分析技巧非常重要。在此背景下， …
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一個高速PCB通道通常包含晶片SerDes IP、走線、穿層Via、連接器和Cable。其中內層走線對於Crosstalk影響甚微(請參考什麼？Stripline的FEXT為0！Why？)，而Via與 …
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Crosstalk相當地重要，高速訊號間沒有做好isolation會讓訊號的品質大幅地降低。沒錯，這件事相信在座的各位應該都相當地清楚，但是究竟會影響多少?剛好先前處理了一個案例，讓我們來看看討厭的C …
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曝光、顯影、蝕刻是做PCB板製程的好朋友甚至是有在學生時代洗過電路板的學生倒背如流的名詞。蝕刻製程是線路成型的重要製程，這道製程的好壞又會對SI造成什麼影響呢？ 蝕刻製程 傳統的PCB或載板是利用蝕刻 …
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有鑒於於小弟本人近來大多在系統廠服務，除了處理SI相關問題外，也多少與PCB相關產業的朋友有些許接觸，多少體認到PCB製程的穩定度對於SI的影響相當的大，要做好量產產品除了考慮設計值外，也得把製程變因 …
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印刷電路板的SI設計，往往遇到的第一課就是如何設計傳輸線的特性阻抗。在筆者先前的文章RF、數位/類比設計必知：特性阻抗 以及三分鐘學會萃取通道的特性阻抗 中，已經介紹過特性阻抗的數學公式: 原型公式: …
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公司裡最近好多人問了筆者一些差動對的問題，這些問題當下讓我覺得很困惑，後來我發現原來是他們以為Differential pair一定要走side by side。 讓我們來回顧差動訊號 …
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各位在設計高速差動對時，除了阻抗之外，可能還會被問到一個問題，P與N之間的間距要多少? 在差動訊號(2)：奇模與偶模一文中，我們已經知道差動對兩線間距會影響其特性阻抗，且在影響傳輸線阻抗的幾個要素一文 …
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我們從如何利用時域反射方法TDR得到阻抗一文中已經知道了TDR是利用時域反射回來的電壓去得到路徑阻抗。 除了這個功能以外，我們還可以利用TDR的時域特性，得到線路的延遲，也就是Delay，進而得到線路 …