以系統設計而言，高速訊號SI設計的第一步通常是考慮PCB走線的損耗是否可以滿足通道傳輸介面的要求。例如Intel會要求做CQC去比對ODM廠的設計與Intel自己的PDG，比PDG的損耗優代表你的通道 …
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時域反射TDR(Time-Domain Reflection)是SI領域中廣為人知的阻抗量測方法，它的測試方法很簡單，只需要1個port，就可以測試到整個通道鏈路的阻抗。只要設定上沒有錯誤，任何的阻抗 …
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各位好 好久沒跟大家在這裡見面 一部分原因實在是工作被操爆了(難過) 另一部份原因則是好康的拉 小弟榮幸受邀至工研院擔任SI/PI講師(花了我不少睡眠時間阿~~~) 可以有幾個小時的時間來跟各位分 …
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PRBS(Psuedo Random Binary Sequence)訊號在SI領域裡被廣泛應用當作一個訊號源，這個訊號源包含了隨機產生的0與1，這些不同的0與1的編排將會給通道帶來不一樣的激勵，產生 …
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線路side by side布局時，最擔心的就是邊緣耦合干擾到線路特性，其中以遠端耦合(FEXT)造成的影響最為可怕，因為從串音干擾(3)：近端耦合與遠端耦合一文裡我們知道FEXT有著時間較短能量較強 …
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最近有幸在公司接觸到四線式量測，或者也可以說是凱爾文量測(Kelvin Measurement)，竟然碰到了，就跟大家分享這個量測主要的目的為何！ 雙線式量測(Two-Wire Measurement …
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現在的高速訊號設計環境，越來越倚賴SI/PI/EMC的專業分析，舉凡特性阻抗控制、損耗控制、眼圖萃取、低/高頻輻射、SSN、IR drop等等，通道餘裕越來越狹窄導致上述問題越來越重要，已經無法再 …
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我們已經在串音干擾(5)：Guard trace提到Guard trace在Crosstalk抑制上有著良好的效用，但是使用上需要注意接地孔的位置與數量，數量太少容易在Guard trace上產生駐波 …
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奇模(Odd mode)與偶模(Even mode)對差動對是很關鍵的要素，其會影響奇/偶模阻抗與相位速度，設計不良甚會讓共模雜訊引入整個差動對使訊號品質下降。然而對單端訊號系統而言呢？如果說一對si …
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「新的優化過的IC回來了，老闆要求小明快點量測驗證準備拚年底的出貨，忙了一整個下午甚至還加班，小明發現電源的SSN依舊過大，造成系統不穩定，明明已經多加了一根銅線(bond)，電感可以少一半，ADS的 …