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最近市場在傳，我乾爹的公司nVIDIA下一代的GPU-Rubin的功耗從1.4KW變成2.3KW，將近6成的增幅，著實讓電源與散熱設計又更加挑戰。我們也早在幾個月前就提到這個趨勢的必然發生性，因此SI的評估需要考量PI與Thermal，熱管理 X 訊號完整性 X 電源完整性：一文搞懂為何大家都在做SI/PI熱電耦合分析，往後再來跟各位分享多點數據，讓各位更有感覺。

這新聞先不論事實真假，我們可以知道趨勢是確定的，未來電源晶片對於功率的需求只會越來越大，表示單一Power Plane上的電流是個相當大地跳躍，我想對於VDDC這種Core Power而言，應該是破千安培了，這對於電路板的電源設計難度又更加提升！

電流提升對於電路板設計的會有幾個挑戰，今天我們帶大家概括了解一下DC直流分析這個部分，我們該如何做分析與優化。

DC IR Drop的挑戰

首先，現在DC IR Drop的問題面臨著多方面的挑戰。一方面，電流需求已經突破了千安培的門檻，這是一個極為驚人的數字；另一方面，由於半導體製程的不斷進步，晶片的操作電壓持續下降，目前已經降至0.6-0.7V的極低水平。更加棘手的是，雖然操作電壓不斷降低，但電壓Tolerance的比例卻沒有相應增加，反而呈現下降趨勢，甚至已經縮減到僅僅2%的嚴格標準(我們還遇過1%的…)。這種情況導致絕對電壓值的容許誤差已經逼近10mV的臨界點，這意味著系統電源設計必須達到前所未有的精確度和穩定性。在這樣嚴苛的條件下，電源設計工程師必須採取更加精密的設計策略，確保電源系統能夠在如此微小的容許誤差範圍內穩定運行！

DC IR Drop的優化方法

根據大家熟悉的歐姆定律：

\large V=IR

電流的顯著提升會導致電壓降成比例地增加，這是根據歐姆定律的直接結果。若在這種情況下沒有採取相應措施降低系統內的電阻值，那麼DC IR Drop將會爆掉，達到臨界值甚至超出可接受的範圍。

問題來了，怎麼降低電阻？

這時候我們就要來看一下電阻公式，電路板銅箔的電阻公式在這裡，/rho是金屬的電阻率，也就是導電率的倒數；A是金屬總面積，如果層數增加，則理論上面積可以大幅下降；d則是電流起點(我們稱之為Source)與終點(我們稱之為Sink)的距離，也就是越短越好啦～～

\large R=\rho \frac{d}{A}

簡單的範例介紹

多說無益，來個模擬吧，透過Cadence PowerDC這套軟體，我們可以透過幾個簡單的設定就知道實際PCB的DC IR Drop有多少。

這個Power plane長得像下圖黃色這樣子，右邊是VRM，也就是電流的Source，Sink則在左下角，電流會經由Power plane逆時鐘繞一圈到Sink端。

模擬條件設定為：

• 電流：1A
• 操作電壓：0.8V
• 電壓Tolerance：2% (16mV，也就是說Sink電壓需要控制在0.784V-0.816V之間)

透過PowerDC的模擬，可以得到目前Sink端的電壓為0.754V，換算IR Drop為46mV。

增加Power Plane面積

透過增加Power Plane的面積，可以有效地降低Plane的電阻：

上述的結果我們如果透過電流密度Current Density的視角來分析，可以發現在某些Power Plane寬度比較窄的區域會表現得比較差。這是因為在這些區域中，相同的電流被迫通過較小的截面積，導致電流密度顯著增加。這些區域中的電流比較雍塞，形成了所謂的”電流瓶頸”，使得電子流動受到更大的阻礙，電壓降自然就會上升。

透過增加Power plane面積，藉以降低Plane的電阻，可以看到IR Drop從46mV降低成35mV。

電流密度也自然降低了不少！

增加Power Plane厚度

另一個方法則是增加電源平面的厚度，現在的電路板在電源平面上我們可以透過使用2oz的銅箔，以降低電源直流電阻。以現在普遍的高速疊構設計上最後就是2oz，當然更厚的3oz也不是不行，還是有些PCB加工廠辦得到，只是用的人不多就是，越厚的銅在填膠時會遇到一些問題，其實是不被建議使用的！

從結果我們可以看到，透過增加電源平面的厚度從1oz至2oz，電壓降直接砍半，從46mV降至23mV，這也就是現在AI硬體疊構設計為什麼一堆2oz銅箔的原因了：

電流密度也直接小很多，也是近乎砍半的程度：

增加Power Plane層數

電路板的空間自然是有限的，不可能說Power Plane加到很大，且加太大因為電流不平均的關係，效益也會來到極限，增加厚度也提過，正常使用就是2oz。所以增加電源層數，透過直流電阻並聯，越並越小的特性，也可以很有效地降低電阻，降低直流電壓降：

Remote Sense的使用與誤區

我想前面幾個方法，對於學電的大家來說應該是很好理解的，所以其實本文要講的是下面這個Case。透過使用Regulator的Remote Sense功能，我們可以實時偵測遠端晶片的電壓狀況。當晶片電壓因為電阻損耗而遠離VRM的理想輸出電壓時，系統會透過精密的回授電路將這一資訊傳遞給VRM。這個回授機制能夠精確告知VRM：你的輸出電壓現在低於目標值，晶片實際接收到的電壓不足，請調整補足這個差距。接收到這個訊號後，VRM會自動智能地抬升輸出電壓，“缺多少補多少”，例如檢測到缺少40mV就會精確地補給40mV的額外電壓。這種動態補償機制在現代電源設計中已成為標準配置，幾乎所有高性能系統都必須採用這種Solution來確保穩定供電。若沒有這種補償機制，即使只是20mV以上的電壓降，對於現代高性能晶片來說都可能造成嚴重的性能下降甚至無法正常工作。

關鍵中的關鍵來了，Remote Sense的誤區在這裡！！！

很多人都覺得我已經用了Sense，VRM已經會自動偵測遠端電壓做補償，電壓一定是準的，所以我不需要再考慮IR Drop，或許這個觀點在以前是對的，但是在現在的硬體設計，很可能會有問題！

主要原因有以下幾種：

• 晶片尺寸過大，導致每個Power Pin的電壓非常不一致
• 沒有考量GND帶來的電壓降
• 過大的電源補償，會導致較大的VRM溫升，進而使得VRM操作溫度過高，效率降低。

我們此次僅探討第一題，由於以前的晶片尺寸相對較小，通常僅約20x20mm^2或30x30mm^2，且單一電源操作電流也較為適中，大約落在100A-300A之間。在這種情況下，晶片所提供的電源Pin數量還不算特別多，因此即使Remote Sense只感測眾多電源Pin中間那個區域的電壓，各個電源Pin之間的電壓差異仍然相當有限。簡單來說，由於晶片尺寸較小，電流分布相對均勻，即使只監測中心區域的電壓，也能較為準確地反映整個晶片的供電狀況，使得各Pin之間的電壓差異保持在可接受的範圍內！

可是現在的晶片尺寸通常達到70x70mm^2甚至更大，再加上電源需求高達1000A或更多，這導致了晶片上的Power Pin數量大幅增加。然而，Remote Sense功能通常只能偵測單一Pin的電壓，這個Pin一般會被設置在所有電源Pin的幾何中心位置，以平衡區塊內的電壓。這意味著只有中心位置的電源Pin的電壓會與VRM輸出電壓保持一致，而其他周圍的Pin則會因為距離中心較遠而產生偏差。由於電源Pin數量眾多且分布範圍廣，電源平面的面積隨之增大，這使得從中心到邊緣各個Pin之間的電壓差異變得更為顯著，進而造成每個Pin供電不均衡的問題。

就像下圖的描述，40mV的IR Drop，理論上會使VRM抬升40mV的電壓，中間電源Pin則因為Sense的關係電壓落在0.8V，對其VRM的輸出電壓，由於電源Pin眾多，所以角落的電源Pin的電壓就會遠離0.8V的中心電壓，自然使得晶片感受的的電壓有問題：

現在各位知道為什麼PCB層數需要越做越多層，乃至是HDI的使用越來越頻繁了吧？

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