DDR的SI/PI模擬非常的複雜，除了走線非常多條導致的模擬負擔相當地大以外，多條線同時切換準位造成的瞬時切換雜訊影響也相當明顯，SI/PI co-simulation的分析技巧非常重要。在此背景下，這邊介紹一個方法叫做CCT(Channel Checking Tool)，這可以省下大量SI模擬的評估時間，為DDR PCB設計提供了一種高效的解決方案。
要對DDR bus完成一整套SI分析（例如眼圖模擬），往往需要耗費大量時間。從S參數的萃取到眼圖的模擬，如果只是分析一條線，問題不大；但DDR包含64條線，若加上ECC，整個通道多達72條線。一旦要逐條分析，工作量極其龐大。如果分析結果出現問題，還需逐一檢查每條線的layout，這對於時間和精力都是極大的挑戰。
Channel Checking Tool
CCT是一種非常實用的分析方法，由Intel提出，目前Ansys與Cadence都有相應的模擬解決方案可以實現CCT。由於DDR的數據速率相對較低，即使是DDR5，其最高速率也僅為6.4Gbps，模擬頻寬約在15GHz以下。因此，透過簡化的數學模型，可以大幅降低分析所需的時間。以下是CCT簡化後的核心數學模型：
- SIG：訊號的振幅，越大越好。
- ISI：單一訊號的失真，值越大代表失真越嚴重。
- XTK：訊號受到的其他訊號遠端耦合干擾（FEXT），值越大代表耦合干擾越嚴重。
- P_Eye：計算公式為 SIG – ISI – XTK，值越大代表眼圖狀況越佳。
- P_Ratio：計算公式為 SIG / (ISI + XTK)，值越大代表訊號品質越好。
實際應用中，常見有以下幾種方式：
- 利用已驗證過的公版數據，對照自己設計的板子。如果所有bit的數據都優於對照組的最差值，則設計沒有問題。
- 檢查數據是否有異常跳動。理論上，所有DQ bit應該有類似的數據，如果某些bit出現劇烈波動，則表示這些走線可能存在問題。
Case Study
紅色曲線代表EVB的數據，顯示每條DQ走線的結果差異不大，屬於良好的DDR設計。然而，PCB_A的某些bit顯示ISI較差，這代表訊號失真嚴重。在SIG穩定的情況下，可判斷問題並非來自損耗，而是來自反射。經檢查layout後發現，走線下方缺少reference plane，導致阻抗瞬間升高。修正該問題後（補上reference plane），PCB_B的ISI結果顯著改善。
透過這個簡單案例可以看出，利用Cadence的SI Metric實現CCT，不僅能快速掌握訊號品質，還可在無需大量模擬的情況下，準確找出SI問題。整個過程既省時又經濟，非常適合DDR設計中的快速診斷需求！這些分析利用Cadence 2.5D的分析軟體，只需要半天就可以分析完畢，加上個人的判斷，整個流程大概一天就解決了！如果跑完傳統的分析流程，要幾天呢？