各位在設計高速差動對時，除了阻抗之外，可能還會被問到一個問題，P與N之間的間距要多少?
在差動訊號(2)：奇模與偶模一文中，我們已經知道差動對兩線間距會影響其特性阻抗，且在影響傳輸線阻抗的幾個要素一文中，我們知道傳輸線阻抗是可以被介質厚度、介質介電常數DK以及線寬所控制。因此如在線寬及介質材料、厚度不變的情況下：
1.間距越小，奇模阻抗越小，則差動阻抗越小
2.間距越大，偶模阻抗越大，則差動阻抗越大
所以在阻抗可以被完美控制的前提下，我們來細數強耦合跟弱耦合的優缺點，以方便各位未來設計時的取捨
強耦合:
優點:
1.Layout 走線佔用面積比較小，意思是板子可以做的精密、高密度
2.因為PN兩條線靠得比較近，所以感受到的雜訊近乎相等的情況下，差動對的雜訊抑制能力會比較好
缺點:
1.相同介質厚度與材料的前提下，為了控制阻抗，線寬會變得比較小，則傳輸線的高頻損耗會比較高，不了解的人可參考PCB中的損耗，你知道幾個呢?一文。
2.PCB製程上總會有一些Tolerance，這些未知的變異會使得阻抗有變化，而且在設計上為了滿足PN兩線等長，往往會把較短的線tune長，這也會使阻抗有變化。強耦合差動對的阻抗因為對線距變化較為敏感，因此阻抗會較不容易控制。
弱耦合:
優點:
1.可以做到較薄的介質厚度使PCB變薄
2.對製程變異及tune線較為不敏感，阻抗控制較為容易
缺點:
1.需要更多的走線面積，甚至更多走線層
2.比較差的雜訊抑制能力
筆者個人是弱耦合的愛好者，除了在有空間限制的區域內(例如BGA封裝、連接器)，其餘走線都是弱耦合為主。
我相信對每個人而言，高速訊號的定義都會不一樣，在這邊我就列個本身經驗。
=>Data rate大於10G，走弱耦合
不過，前提是你需要給傳輸線有良好的走線環境，需要離power via、power plane、其他高速、低速走線盡量遠一點，讓耦合雜訊相對小！