一個高速訊號SerDes通道(例如PCIe、112G/224G-PAM4)包含了這些片段：

• 傳輸線
• 連通孔(PTH or B/B via)
• 連接器
• 高速Cable
• 錫球(Ball and Bump)

我們會希望所有的片段都可以有一致的阻抗，以求訊號不會有太多的反射。可是事實是這些片段有著自己本身結構的問題，要完全達到相同的阻抗設計難度是不可能的，我們能做的只有盡量去減少阻抗的跳動。例如下面這張TDR圖，設計阻抗在95Ohm，扣除test fixture外，我們控制阻抗在95上下10%，這樣通道的SI特性才會好！

PCB阻抗匹配

通道的每個片段都有其阻抗，這些阻抗都應該要接近晶片IP的內部阻抗，比如PCIe=85Ohm、112G SerDes=100Ohm，我們將其稱作阻抗匹配。一個阻抗匹配的通道(或者說是Transparent Channel)，通道的反射是很低的，反射係數會趨近於0，系統SI工程師理應尋求管道將通道阻抗控制在一定的範圍內。

我們每天在做的就是找到方法降低反射係數，反射係數越低，則return loss越好，整體SI性能也會提升！

每個高速訊號通道都會有自己的阻抗要求，例如PCIe為85Ohm，網路訊號SerDes為100Ohm(現在大多設計在90~95Ohm)。

傳輸線與連通孔的阻抗匹配

對於PCB設計者而言，主要關注以下兩者：

1. 傳輸線的阻抗控制

a. 根據不同介質厚度，計算差動對的線寬、線距以滿足阻抗條件。（我們在這裡介紹過如何分析）

b. 考量PCB製程誤差，例如材料DK、PCB蝕刻條件。以往要在設計端分析製程誤差是很費力費時的，假設有7個變數，每個變數有10個點要分析，排列組合下，就會有7^{10}個組合，一個模擬假設1小時，我想應該不用算需要多少時間了吧？AI的出現解決了這個問題，現在許多EDA供應商都有推出其AI的版本，例如Cadence有一套Optimality，軟體會邊跑模擬邊判斷參數是否收斂，是否需要跑完所有case，整個模擬跑完一輪，花不到半天，時間變得超級省！

極力建議大家要做這些分析，設計端先將這些誤差考慮進去，可以大大減少後續Debug的時間，產品在量產時的可靠度也才會提高！

c. 仔細注意設計細節，很多時候一個小小的細節會影響一鍋粥。例如差動對的PN長度差異，現在224G的要求已經低到0.5~1mil，難免會有許多所謂的tune線，這些tune線使得線距變寬，阻抗隨之會有變化，透過EM solver我們可以知道tune線區域的阻抗為何，並且針對這個區域給些solution，阻抗就可以很好地被控制！

2. 連通孔Via的阻抗控制

a. 使用3D EM Solver (例如Cadence Clarity)萃取阻抗，並控制阻抗在可被允許的範圍內(5~10%)。

b. 與傳輸線類似，模擬PCB製程變異對於Via阻抗的影響，嘗試找出Worst case。我們也可以利用Cadence Optimality找出在這麼多的製程變數中，哪幾個變數對於Via阻抗比較敏感。像下面這個分析，就是Dss(PN兩個Via的間距)對於阻抗最為敏感，換句話說，這個參數的變動很容易造成阻抗的劇烈變化，這是因為這個Via設計在強耦合的條件，如果我們將其改為弱耦合(增加間距)，敏感性就會降低，對於阻抗的控制上也會較好！

ERL – 將反射損耗數值化

我們在比對兩個通道的Return loss時，常常會發生一個問題，像下圖，藍色線的低頻RL比較好，但是10-45GHz變的比較差，再往高頻又變得相反，由於高速訊號SI看的頻寬是從0到相當高頻(視data rate而定），所以我們很難判定哪個通道有較好的反射。

而ERL(Effective Return Loss)解決了這個問題！

透過將具有帶寬的return loss轉換成一個數值，我們就可以很輕易地判斷哪個通道的反射比較好。

具體實現是透過將整個無源通道(Passive Channel)的Transfer function算出來之後，乘上訊號在不同頻率上的功率密度，再利用傅立葉轉換成時域Impulse response，再轉換成dB數值。也就是說，我們不用再去擔心到底return loss的低頻與高頻，哪個好才是好，ERL已經將訊號的頻寬考量進去，並針對頻寬做權重比例分配，完整呈現通道的反射狀況。

簡單的阻抗匹配Design Guideline

要做好阻抗匹配可以參考以下建議

1. 控制傳輸線阻抗與高速訊號的阻抗要求一致。
2. 訊號線的參考平面需要保持完整。（我們在這裡有相關分析）
3. 注意蛇形走線造成的阻抗不匹配。
4. 運用3D電磁模擬軟體求得Via的阻抗，並執行製程穩定度分析。
5. 妥善處理不連續結構(例如Pad、Solderball)。