有鑒於於小弟本人近來大多在系統廠服務，除了處理SI相關問題外，也多少與PCB相關產業的朋友有些許接觸，多少體認到PCB製程的穩定度對於SI的影響相當的大，要做好量產產品除了考慮設計值外，也得把製程變因考量進SI設計與模擬中，這樣產品量產後的穩定度會比較高。
因此小弟決定開一個專欄來講述自己遇過的經驗分享給各位，這種因為製程影響到設計的案例其實很不勝枚舉，所以也很歡迎業界朋友分享您遇到的情況，多多交流，或許我可以運用惡勢力幫您找找答案！
壓合製程
什麼是壓合製程？
PCB與載板為了達到多層線路(高集積度)的應用，利用壓合的製程將每一層蝕刻線路疊成一塊電路板。PCB又可以細分成Core與PP兩種原始零組件，兩種皆是由CCL廠提供給PCB製造商。Core，又稱C-Stage，已經是成型的電路板，通常由介電材料(Resin)與雙面銅箔組成，PCB製造商可以藉由蝕刻製程把線路給製作出來。PP，又稱B-stage，通常是一種介電材料，是未成型的電路板，可以想像成膠水，PCB製造商利用這個膠水把上下兩個Core疊起來。最後再經由高溫、高壓把整個疊合起來的PCB給固定，變成我們常見的樣子。
所以其實各位可以看出，這種壓合製程對於上下層的對位精準度非常要求，如果上下層的位置跑掉，則就會與設計值有所誤差。
壓合對位精準度對SI造成的影響
在線路密集區域如BGA的Breakout區域，對於壓合精準度的要求是相當高的，我們來看下面這張圖，原本你的設計如果是向左圖那樣把走線貼在PTH via的破孔處，那在實際的板子上，就有可能會使線路掉進洞裡(俗話說掉進水溝)。
我們都知道傳輸線是需要參考平面的，如果線路失去了參考平面，則阻抗會因為迴路電感升高而變高。
我們利用模擬軟體來做個簡單的實驗(線長200mil)：
- No_Mis：有孔洞在線路旁邊，但是並沒有重疊的情況
- Mis_Half：其中一條線的一半線寬與孔洞重疊
- Mis_All：其中一條線的整個線寬掉進孔洞裡
從TDR阻抗圖來分析很明顯可以看到，走線越多部份掉進孔洞裡則阻抗會變得比沒掉進孔洞裡還高不少，不過也可以看出差動對的優勢，差動阻抗只差大約3Ohm並沒有像單端阻抗差異8Ohm這麼大，而阻抗的差異直接影響的就是Return Loss，在10GHz以上已經來到-15dB。
這種層與層間對位的誤差是一定存在的，各位設計者得去了解PCB板廠的精準度如何，並預先將其考量在設計內。要避免線路掉進去水溝裡的方法不外乎將線路變更細、PTH鑽孔直徑縮小、加強Drill to Metal的距離等等，不過都會有其相對應的缺點需克服。沒有最好的設計或是製程，只有當你了解你用到的製程並加以考量進設計中，這樣你的設計才可以堪稱完美哩！
有鑒於於小弟本人近來大多在系統廠服務，除了處理SI相關問題外，也多少與PCB相關產業的朋友有些許接觸，多少體認到PCB製程的穩定度對於SI的影響相當的大，要做好量產產品除了考慮設計值外，也得把製程變因考量進SI設計與模擬中，這樣產品量產後的穩定度會比較高。
因此小弟決定開這個專欄來講述自己遇過的經驗分享給各位，這種因為製程影響到設計的案例其實很不勝枚舉，所以也很歡迎業界朋友分享您遇到的情況，多多交流，或許我可以運用惡勢力幫您找找答案！