1.5K

前記：我只是叫AI大哥幫我檢查並把語句弄順而已，結果竟然整篇改成他的版本，然後我就改不回去了…應該無損整篇文章吧，哈

懶人包！

• PCIe Gen7 速率到 128 Gbps，調變維持 PAM4，Nyquist Frequency 來到 32 GHz，整個 SI 難度直接再上一个檔次。
• 通道損耗(Channel Loss)規範雖然跟著世代持續倍增，但增幅其實很有限；Gen7 主要落在 36–40 dB 的區間。
• Intel 公開的主板 Loss/inch 指標：Gen6 約 0.85 dB/in，Gen7 目標約 1.0 dB/in（之後可能微調，但量級大概就這樣）。
• 材料不是唯一變數，疊構厚度(介質厚度)與銅箔等級同樣關鍵；「高階材料＋薄」不一定比「稍低階材料＋厚」划算。

---

自從今年 6 月 PCI-SIG 正式公布 PCIe Gen7 後，公開討論很快就熱起來了。原因很直接：資料傳輸速度再倍增，所有跟 SI 有關的東西都被推進到更高頻段，包含阻抗控制(Impedance Matching)、通道損耗評估(Channel Loss Evaluation)、反射與串音、以及 PCB 材料與疊構選擇。

PCIe 的生態系依然以兩大 CPU 供應商 Intel/AMD 為主，兩邊也都陸續丟出 Gen7 的設計方向與數字。這篇我先用 Intel 的資料作為切入點，把 Gen7 的損耗目標與”材料/疊構要怎麼選”透過我們的看法，大致介紹一下。

---

PCIe Gen7 SI Specification

先把頻段搞清楚：PAM4 後，看損耗的方式不一樣了

我們在 NVLink、UALink 崛起，PCIe Gen6 如何用 PAM4 迎戰未來？ 提過：

• PCIe Gen1–Gen5 都是NRZ。
• 到Gen6才正式進入PAM4。

如果Gen6仍維持 NRZ，那要對應的頻率會來到32GHz，這個頻率的損耗控制在當時的時空背景並不是那麼的容易，改成PAM4在損耗計算與規劃上，普遍認知是較好的旋擇。

講白一點：NRZ → PAM4 這段，做Server設計的多半都痛過一輪了，因為同樣的通道條件下，PAM4 的 SNR 空間就是比較緊，就是比NRZ少接近10dB。

NRZ 與 PAM4 對應損耗的頻率差了一倍：

PAM4的眼睛就是三顆，振幅被大大縮小的情況下，訊號雜訊比SNR就需要被進一步嚴格控管：

---

Gen7：128 Gbps、維持PAM4，但 Nyquist Frequency 拉到 32 GHz

當業界需求一路往上推，PCIe Gen7 再度倍增到 128 Gbps，調變仍維持 PAM4。

Nyquist Frequency 來到 32 GHz。

這個頻率意味著：不只是材料更難選、走線更難守，連連接器、封裝、量測方法、製程穩定性，都會被拉上檯面。

所以問題變成：

• 32 GHz 這個頻段，SI 要怎麼設計才合理？
• 通道損耗到底要抓多少？
• PCB 材料與疊構要怎麼選才不會踩雷？

---

PCIe Gen7 Channel Loss Target

先看趨勢圖會最快。下面是 PCIe 各世代最大允許通道損耗的趨勢：

損耗規範的演進趨勢：速率倍增，但損耗預算增加得很慢

從 Gen3 到 Gen7 可以看到一個重點：每一代資料速率都在倍增，但損耗容許值的成長其實相對慢。

• Gen3 → Gen5（NRZ 時代）：損耗從 22 dB 增加到 36 dB，平均每代約 +7 dB。
• 進入 PAM4 後（Gen6）：損耗上限反而回到 32 dB，因為 PAM4 本身對訊號品質更敏感，等效上可用的 SNR 空間變小。
• 到 Gen7：規範回升到 36–40 dB，合理推測是反映半導體與 SerDes 技術演進，包含更強的 Equalizer 與 FEC(Forward-Error Correction)。

斤斤計較的通道損耗預算：為什麼是 36–40 dB 區間，不是單一數字？

Gen7 把損耗規範設在 36–40 dB 的範圍，而不是一個固定值，背後其實是在承認現實：不同系統拓樸差很多。

舉例來說：

• 長距離配置、3 個 connector 的系統
• 短距離配置、2 個 connector 的系統

兩種設計的損耗預算差異很大，所以規範需要保留彈性，才 cover 得住多種應用。

這種「規範先訂一個大家能接受的上限，但領先廠商還能再往前推」的情況，在 224G SerDes 的發展也看得到。業界規範訂在 40 dB，但像 Broadcom 這類領先廠商已經可以把 SerDes 能力推到 45 dB，進一步支撐 scale-up switch 等更長距離的場景。

對晶片設計者來說，這就變成很現實的選擇題：

• 到底要整合什麼等級的 SerDes IP？
• 目標市場到底是哪一類系統拓樸？

從系統設計角度來看，也不能天真地以為”規格寫 40 dB”就代表你可以把 Loss budget 用到 40 dB 乾乾淨淨。

Design margin 一定要留。 除了損耗之外，反射與Crosstalk也會吃掉你的 SI 空間，所以實務上通常會建議預留 3–4 dB Margin，才有量產與實際運作的穩定性。

---

PCIe Gen7 Loss/inch Target

根據 Intel 最近發表的數字，針對主板來看：

• PCIe Gen6：0.85 dB/in（已相對明確）
• PCIe Gen7：預計 1.0 dB/in（未來可能修正，但量級應該差不遠）

不要小看只是多 0.15 dB/in。因為 Data Rate 倍增後，Nyquist Frequency 直接拉到 32 GHz，通道設計的難度、損耗的計算是完全不一樣的。

舉個例，為什麼 Gen7 很容易沒 Margin

目前 Gen7 真正大規模落地的市場型態還不完全明朗。先不談 AI 硬體(推測背板、Cable機率大增，環境通常更嚴苛)，以傳統 x86 伺服器的想像拓樸來粗算一下(目的是抓量級，不是取代正式 channel simulation)：

• 封裝損耗：約 5 dB
• CPU 主板走線：抓 10 inch → 約 10 dB（以 1.0 dB/in）
• 連接器：單顆 1.5 dB
  • 2 顆就是 3 dB
• Riser board：抓 5 inch → 約 5 dB
• Add-In Card：抓 12 dB

這樣加一加其實就很接近極限，Design margin 幾乎被吃光。拓樸的選擇、零件的擺放、零組件的選用在Gen7世代將會大大地考驗著設計者！

---

如何選用正確、CP值的CCL

新的高速介面一出現，系統設計端通常第一個問題就是：

我的 PCB 材料要用到什麼等級？

老實說，這題我們職涯上被問不下 N 次。

依照設計團隊的背景，大致可以分成兩種情境：

1. 有專業 SI 團隊的公司：
   • 可以透過模擬與量測，拆出各零組件損耗。
   • 重點會回到「最大允許通道損耗」與拓樸配置，例如 Gen7 的 36–40 dB。
2. 沒有 SI 團隊的公司：
   • 只能高度依賴 Intel / AMD 或其他晶片商提供的參考數字與建議。
   • 材料與疊構的選擇會更像用已知的 loss/in 指標去反推可行組合，且由於無法自己測試損耗數據，只能依賴CCL或是PCB廠的資料，風險較大。

接下來我們就用 1.0 dB/in（Gen7 目標） 這個指標來看：材料與疊構該怎麼選比較務實。

---

60GHz 高頻材料測試板：測試結果與實作心得

我們先前剛好有機會做一些高頻材料測試板並進行量測。方法上我們沒有採用 Intel Delta-L 或 AMD PEEP 那種既定設計，而是：

• 先透過SI模擬優化Connector與PCB的接觸特性
• 搭配2x Thru的De-embedding
• 在不需要做資料外插(Extrapolation)的前提下，讓測試頻寬可以到60GHz以上

但說真的，這不是一件輕鬆的事。

要做到”高頻”同時又保持Loss的線性程度，設計優化的時間會拉很長；而且因為PCB製造精度需要拉得很高，不是每一批板子都能穩穩地達到你想要的高頻線性表現。

眼尖的人一定也看得出來：高頻區Loss仍然會晃。

我們也還在思考怎麼在「以 PCB 製作精度為基準」的現實條件下，把量測頻率繼續推到 100GHz，去應對未來更長期的需求。

---

CCL 選用與疊構設計：材料只是其中一個旋鈕

基於這些測試結果，我們整理出下圖數據：

• X 軸：不同材料與疊構的組合
• Y 軸：32GHz 的損耗

命名範例：ELL_HVLP4_4_4.5_85 ，其中各個代稱對應的是：

• 材料等級(ELL)
• 銅箔等級(HVLP4)
• Core 厚度(4)
• PP 厚度(4.5)
• 阻抗(85)

還記得我們在 搞懂通道損耗計算，用對 PCB 材料 + PCB 疊構設計，讓訊號完整性價值最大化！ 提到：

損耗不單單是材料導向，介質厚度也是一個關鍵影響因子。

介質厚度 vs 損耗：厚一點，SI常常真的比較好

直覺上可以這樣記：相同材料，介質越厚，損耗越小。

所以很多時候會出現一個很實務的 trade-off：

• 高階材料 + 低厚度
• 低一階材料 + 高厚度

兩者可能在損耗表現上接近，但成本與製程可行性可能完全不同。所以如果你只看DF選擇材料，很可能會踩坑！

---

ULL 與 ELL：Gen7 時代的材料庫怎麼做選擇

如果你的目標是 Gen7 的 1.0 dB/in，根據前面的損耗圖，材料等級將使用到ULL與ELL等級。

在我們的定義中：

• ULL(Ultra Low-Loss)：DF ≈ 0.003
• ELL(Extreme Low-Loss)：DF ≈ 0.002

由於Ethernet走在很前面，所以其實PCIe這條線，已經有很多的成熟材料可以使用，對標到幾家材料廠，例如EMC、Nanya、ITEQ、NOUYA、Panasonic等等，都早早有對應的Solution，包括：

• 樹脂：PPE/PPO
• 玻布：最高應該用到Low-DK1就可以了，要用到Low-DK2很有可能是極端應用
• 銅箔：不像傳統Server用RTF，新的Gen7應該是得採用HVLP系列的銅箔了

不過這邊只是簡單列個幾隻材料讓各位參考，詳細使用還是要靠各位自行評估囉！

---

如果這篇文章對您有幫助，解決了您在訊號完整性SI與電源完整性PI上的疑惑，不妨點擊下方按鈕，請團隊們喝杯珍奶吧！您的每一份支持，都會是我們繼續研究與分享專業知識的最大動力！

請我們喝杯珍奶吧！

想看更多訊號完整性與電源完整性的實戰分享？歡迎追蹤Facebook 粉絲專頁 訊號/電源完整性 學習瘋，以及我們的Substack

兩邊都追蹤以及訂閱起來，內容會稍有不同唷！