現在數位經濟發展地相當快速，像Cloud、現在火紅的AI、大數據這些新技術都需要在資料中心裡運行更多運算，伴隨而來的是更快的資料傳輸速度的需求。在資料中心，有很多條資料傳輸路徑，舉個例：

1. Server跟Storage之間 (透過PCIe)
2. CPU與各種介面卡之間 (透過PCIe)
3. GPU跟GPU組成的Cluster (透過NVLink或Ethernet)

相當多樣的資料傳輸拓樸不停交換大量資料，以應付即時運算和龐大的資料讀寫需求。所以，硬體介面技術也必須不斷升級，否則整個系統就會被資料傳輸頻寬給卡住。在傳統伺服器領域，一直都是PCIe當作主要高速傳輸媒介，靠著將每個Lane的Data Rate提高，進而提升整體頻寬。但到了PCIe Gen6這一關，單靠傳統的NRZ編碼技術已經遇到相當大的瓶頸。

P.S. 由於PCIe的演進太慢，頻寬太差，因此nVIDIA自行研發NVLink(已經要邁向200G-PAM4)將自己的晶片構建成的系統達到另一個層次，這其實是Ethernet網路的領域，咱們再另外說明！這也是為什麼會有UALink的緣故！

為什麼說Gen6會有瓶頸？主要原因在於SI的綜合考量。Gen6的Data Rate是64Gbps，相較Gen5的32Gbps多了一倍，如果利用NRZ編碼技術，最高的Clock頻率高達32GHz(或者可以說Nyquist Frequency)，這使得我們在關注的損耗頻寬不好實現。如圖片說明，56Gbps-NRZ的通道損耗在28GHz高達62dB，現今等化器(Equalizer, EQ)技術可無法到達這一水準。而PAM4的訊號調變方式將頻寬再多降低一倍至14GHz，相同通道的損耗可以變小為33dB，對EQ來講相當友善！

為什麼 PCIe Gen6 使用PAM4 ?

傳統通道調變技術是NRZ (或稱作PAM2)，只有兩個電壓階層，每個符號(Symbol)僅能承載 1 bit 資訊，若硬要單靠NRZ再將符號速率倍增，就必須在更高的頻段運作，帶來嚴重的高頻損耗，同時需要在材料和走線技術上付出極高成本才能維持良好的訊號品質。

PAM4技術正好滿足了這個「有限頻寬中實現高資料密度」的需求。PAM4 在同樣的資料傳輸速度下，把訊號幅度劃分成四個等級，因而在一個符號間隔中能傳遞 2 bit 的資訊。換句話說，相同速度下PAM4可以傳遞兩倍於NRZ的資料，有效頻寬自然可以再往下降。

除了在速率與頻寬之間取得較好的平衡，PAM4 另一個優勢在於整個高速領域已經累積了相當多的應用經驗。在Ethernet領域，56G 和 112G SerDes 已採用PAM4調變，所以晶片 IP、量測設備和高速布線技術已相當成熟，也讓業界對PAM4的雜訊模型、EQ、FFE/DFE都有了深厚的研究。所以PCIe採用PAM4，也就能承接這些既有的技術成果與生態系統，減少從零開始摸索的風險與成本。

PCIe Gen6 PCB Material Selection from SI View

有別於PCIe Gen5的36dB，PCIe Gen6的Channel loss budget為32dB。Intel的文件裡有提到，從Gen5的Birch Stream升級到Gen6的Oak Stream會需要將CCL材料的等級從ULL1(0.96dB/inch)提升到ULL2(0.85dB/inch)，從台灣的CCL供應鏈來看，台光電推出高性價比的EM626搶攻市場，台曜與聯茂各有相關解決方案。其中南亞較晚切入中高階領域，剛進來就推出極高性價比的NPG-188U，據說已經有許多ODM導入使用中。

PAM4’s Challenge

然而事情總是一體兩面，PAM4也是帶來相當多的挑戰：

• 較差的SNR(Signal-to-Noise Ratio): 由於原先的振幅範圍內要多塞進兩個電壓準位，所以有別於NRZ眼圖的一顆眼睛，PAM4眼睛會有三顆，振幅縮小1/3，也就是說天生的SNR就比NRZ調變少了9.6dB。

• 抗雜訊能力差：由於天生少了9.6dB的SNR，使其對於雜訊較為敏感，一般對於NRZ的Power-Sum Crosstalk要求是-30dB，而PAM4我們會盡量要求在-45dB。
• EQ設計更複雜：由於天生較低的SNR，導致Receiver需要用更強的EQ補償訊號，設計者與測試單位需要更多地理解這些EQ的任務。

• FEC(Forward Error Correction)：可以針對誤碼進行偵錯並糾錯，不過系統延遲會上升。
• NRZ的BER要求是小於1e-12，但是PAM4的Pre-FEC BER(或稱作Raw BER)則是1e-5左右，透過FEC的糾錯可以將Post-FEC BER降低至1e-12以下。

• 較大的功耗：由於引入比較多的EQ，且使用了FEC，這些新導入的技術會大大地提升整個系統功耗，使得電源完整性與PCB板溫的議題浮上檯面。(P.S.這也是為什麽Linear Pluggable Optics, LPO被提出來的主要原因)
• 測試設備升級：PAM4不再是一個單一眼圖，而是三個「眼」需要同時觀測與評估，量測示波器與 BERT必須支援更高頻寬與更細膩的分析功能。

PAM4的確是可以將設計的有效頻寬降低，在PCB材料的選擇上保持更多彈性，不過設計者得面臨更高層次的 SI/PI考量、電路設計複雜度，以及測試驗證的高門檻。在台灣，由於設計Ethernet的人跟PCIe的人比較不會overlap，所以目前設計PCIe的人初期可能會比較辛苦，但將設計面向放寬，多留些Margin，一定可以輕鬆征服PAM4！