在做SI分析時，無論是做模擬還是測試，頻寬(Bandwidth)的概念都扮演著舉足輕重的角色，可以說它是整個分析流程的基石。讓我們先從模擬的角度來談談這件事。

在模擬階段，設計者必須精確掌握模擬頻率範圍的設定。這可不是隨便設個數字就好的事情。舉個實際的例子：假設你正在分析一個工作頻寬為10GHz的高速電路，但模擬時卻只設定到 5GHz，那麼高於5GHz的訊號成分就會被完全忽略掉。可能導致設計上的重大失誤。反過來說，如果你為了保險起見，把模擬頻率範圍設定到 30GHz，雖然理論上會更完整，但所需要的分析時間與成本就會墊高。

再來看看實際測試這一塊。頻寬同樣是決定設備採購成本的關鍵因素。理想狀況下，預算充足的話當然可以直接購入頂規的測試設備，一勞永逸。但現實往往骨感！大多數專案都會面臨Cost-Effective的要求。特別是當我們目前業界最前沿的 224Gbps測試為例，一台能夠應付這個規格的高階示波器，市場報價輕鬆就上看新台幣4000萬，沒錯…你沒看錯…就是4000萬 up up！這個價位已經可以在某些地區買一棟很好很好的房子了(狂～～)！

上升時間 Rise Time vs 頻寬 Bandwidth

頻寬的計算方式有很多種，最常聽到的有兩種：

• 透過Rise time去做轉換

\large BW=\frac{0.35}{RT}

因為頻寬的計算與上升時間採樣有關，也跟儀器使用的低通濾波器相關，根據不同算法就會有相對應的公式，所以才會看到有些算法將0.35改成0.5，或是0.45之類：

\large BW=\frac{0.5}{RT}

• Data Rate的5倍再除以2

\large BW=\frac{1}{2}\times5\times F_{Data}

上升時間 Rise Time 才是訊號完整性最重要的因子

Rise Time才是訊號完整性的關鍵！

我們從兩個角度來看Rise Time是訊號完整性的源頭。

1. 下面這張圖顯示了當ts(Rise Time)越小，則cut-off frequency會越大，也就是頻寬會越大。

2. 我們都知道一個理想方波是由無限多個弦波組合而成！反過來講，無限多個弦波可以組成一個理想方波。而理想方波的定義是Rise Time=0。我們可以這樣說，越快的Rise Time是由越高頻的弦波所構成。所以…當高頻能量消失(也就是頻寬下降)，方波的Rise Time就會隨之變大。

為什麼我們需要關注訊號完整性這個議題？主要原因在於高速訊號的傳輸速度正不斷地提升，變得越來越快，對吧？當高速訊號的傳輸速度增加時，這意味著訊號所需要的頻寬也會隨之變得更寬，對嗎？那麼，讓我們進一步探討：為什麼頻寬會變寬呢？答案就在於Rise Time的縮短。當上升時間變得越來越小，頻寬自然就會擴展。因此，經過這一連串的推論和分析，我們可以得出一個重要的結論：Rise Time才是導致高速訊號完整性問題的根本原因，是真正的罪魁禍首！

如何預估上升時間

首先，讓我們談談系統端如何預估上升時間。

對許多EE和SI工程師來說，這是個大哉問：各個高速訊號的上升時間究竟是多少？

這問題其實不容易回答，沒有標準答案。我們直接來看這個公式：當輸入訊號(也就是Silicon Die)的上升時間為Tr_in，經過通道等效的上升時間為Tr_Channel後，輸出訊號的上升時間就是Tr_out。注意到了嗎？上升時間並非固定不變，隨著路徑增加、通道損耗上升，Rise Time會隨之變大！

\large Tr_{out}=\sqrt{Tr_{in}^2+Tr_{channel}^2}

也就是說，高速通道的每個位置都有不同的上升時間！就像這張圖所表達的(數字不代表絕對，只是示意)，假設GPU上訊號的上升時間為10ps，經由封裝走線可能變成15ps，到PCB上可能是20~30ps，再經過Connector變成40ps。

所以，如果你的探測點在Package的Solder Bump上，你想要做Simulation and Measurement Correlation，你就得用10ps的Rise Time；如果你的探測點在PCB BGA Pin上，那適當的Rise Time會是15ps，依此類推。從不同的角度看SI，就得用不同的Rise Time來解釋當下SI發生的現象。

我們曾經在工程師必讀！3個最常被忽略的TDR 測試關鍵細節與原理中介紹過，在測試TDR時設定的上升時間要根據實際上的上升時間來設定，會得到較準確的解析度，避免Over Design。

預估上升時間 Rule of Thumb

訊號完整性大師Eric Bogatin在他的大作<Signal Integrity – Simplified>中介紹過如何預估Clock的Rise Time，平均會落在Clock週期的5-10%之間，很多人會拿這段敘述去計算高速訊號的Rise Time，不能說不行，不過會有Over Design的疑慮。

為什麼？因為我們在看的是高速訊號，是DATA，而不是Clock。對於DATA而言，上升時間較慢，平均來講會落在UI的30%左右！

舉個例，一個10G的PRBS Data訊號，會有30ps的Rise Time，經由BW=0.35/RT的計算後得到頻寬為11GHz，從頻譜的角度來看，0-11GHz的能量是最集中的，高於11GHz雖然還有一坨小小的能量在那裡，可是站在系統評估的層面來說，已經無傷大雅。

或許從頻譜各位還看不出所以然，我們直接從眼圖來看，當通道的頻寬為5GHz，眼圖很明顯有變形，10GHz時也有一些不是很好看的狀況，但是當頻寬改成15GHz甚至20GHz時，結果變得很穩定，證明什麼？15GHz的頻寬已經是足夠的！

Data Rate的5倍除以2 – 一個BW=0.35/RT的變形計算

另一種常見的頻寬算式是5倍的Data Rate再除以2，我們直接破題，這不是錯，但是會很Over Design。如果各位拿Clock週期的7%(前面提到的5%-10%取平均)當作上升時間，再透過BW=0.35/RT去計算，就會得到5倍Data Rate除以2這樣子的算式。

\large RT=7\% \times UI_{CLK}

BW=\frac{0.35}{RT}=\frac{0.35}{7\% \times UI_{CLK} }=\frac{1}{2}\times5\times F_{Data}

發現什麼了嗎？這個所謂五倍頻寬的計算式，其實是透過BW=0.35/RT求得的。所以BW=0.35/RT才是源頭呀～也就是說真正要計算頻寬還是要看上升時間！這樣是不是就跟我們本文起頭有對應了呀？

我們主要是要闡述這件事，數位訊號上，頻寬就是跟上升時間成反比的關係，任何頻寬的計算，背後一定有上升時間的蹤影，或許您會問，BW=0.35/RT怎麼來的？為什麼又有分10%-90%或是20%-80%的上升時間？還是說一些相關的模擬分析？我們再找機會談談吧！

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