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上週文章我們提到，開路諧振對SI而言真不是個好東西，這種1/4波長諧振會帶來訊號的駐波，進而降低整體通道頻寬，導致SI不佳！在高速PCB設計中，最常發生的1/4波長諧振就屬過孔的Via stub，這個小小的金屬殘段可以釀成大大的SI問題，實務上我們要怎麼避免或是說享受與其共存呢？
大致上有幾種方法可以解決這個問題！
- 疊構設計
- 背鑽（Backdrill)
- U-turn layout design
- B/B Via 的使用
這篇文章我們先講疊構設計，透過走線層安排以解決Via stub帶來的不良影響！
高速通道初期規劃 – 通道損耗分析
在規劃高速PCB時，如果能在前期就把走線層面安排得井井有條，就能避免很多後續的麻煩，也不用在製造工藝上花大錢做特殊處理，是我們認為最經濟實惠的設計選擇。
這裡舉個經典的八層板為例：把L1、L3、L6、L8當作主要訊號層，L2、L7作為Ground，然後L4、L5為Power與Ground的混合。
在進行初期SI評估的時候，我們通常不會一下子就確定所有走線層的配置，而是會先把這四個走線層面的情況分別列出來，逐層進行細部的評估，就像下面表格所呈現的方式。這樣的做法能夠讓我們更清楚地看到每一層走線對整體通道損耗的影響，也能更直覺地比較不同方案之間的差異性和優劣之處。
當我們透過這樣分層的方式整理並分析數據後，就能從中找出最佳的走線配置，確保選定的方案能夠帶來最低的訊號損耗。接下來，我們再將這個篩選出來的設計提案與Layout設計團隊進一步討論，評估實際佈局的可行性與困難點。
表層出線
表層出線在這個8層板的例子中，又分成L1出線與L8出線，或是說Top層與Bottom層出線。我們先來分析走線損耗，再來看走線損耗與過孔損耗的搭配關係。
表層損耗概述
通常，表層(Microstrip)的PCB損耗會大過內層(Stripline)，有幾個原因：
電鍍與表面處理導致銅箔粗糙度下降
在實際製作PCB時，過孔內的孔壁需要透過電鍍的方式鍍上一層金屬來形成導電路徑。但電鍍這個動作是沒有辦法選擇性地只處理孔壁而避開其他區域的，所以原本放置在表層的銅箔也會被額外地鍍上一層金屬，所以有設計過疊構的各位你們會發現PCB廠都會寫類似0.5oz+plating。此外，表層之後還會再進一步進行表面處理，例如OSP或ENIG等，這些處理程序同樣會對銅箔表面的粗糙度產生明顯影響。因此，實務上並不建議在表層使用好銅箔，因為經過電鍍和表面處理後，原本好銅箔表面的光滑度會大幅降低，導致表面變得粗糙，最終增加了訊號傳輸時的銅箔損耗，訊號完整性也隨之變差。
複合介質導致色散
表層的情況會比內層複雜許多，因為內層通常只會有一種介質，而表層基本就一定包含三種介質，除了CCL材料以外，還有Soldermask(SM)以及空氣。這三種介質各自有著不同的物理特性(DK/DF)，特別是在高頻下，它們對電磁波的反應不盡相同，就像每個材料都有自己專屬的“截止頻率”(Cut-off Frequency)。當電磁波的頻率接近或超過這個值時，該材料會顯著改變信號的傳播特性，例如吸收部分能量或改變傳輸速度。
由於表層同時包含三種材料，電磁波在這裡傳播時就必須同時“過關斬將”這三道不同的關卡。結果，不同頻率成分的信號就會因為各自受到的影響不同而產生傳播速度上的差異，這種現象稱為色散。色散會導致信號中的高頻與低頻部分出現不同的延遲，使得原本整齊的波形變得模糊或失真。
表層出線搭配過孔配置
以表層出線來說，第一層走線具有明顯優勢，主要在於它不必經過PCB過孔，以一般兩顆過孔的結構來看，可以省下約1dB的損耗，雖然表層的損耗較大，但是透過減少過孔數量，也是可以在短通道上(大約5 inch內)得到較佳的損耗特性。
不過第一層出線其實在執行面上不是那麼容易，因為通常L1會有較多的元件擋住高速走線通道，導致難以找到適合高速訊號傳輸的乾淨走線區域。所以更常做的是透過過孔將走線丟到L8去，當然這是不好的，除了要扛下較差的表層損耗，還要吃下兩顆過孔的損耗，造成通道餘裕不夠，這時就得考量是否更換較好的材料，或是再將走線縮短又或是改到內層去！
況且除了損耗外的另一個原因，是表層有著較嚴重的Crosstalk現象，而內層對於這種Far-end crosstalk而言，是趨近於0或是說不受Crosstalk影響的，我們在這篇文章中有提到，所以這會使得絕大多數的高速訊號都被建議走在內層！
內層出線
內層出線的好處就很多了，有較優異的PCB製程管控，讓損耗可以更小，還擁有較佳的Crosstalk效應，絕對是高速訊號設計首選，不過這世界真的沒有100%好的，要能達到所有高速走線都走內層，大概還有兩個缺點：
產生Via Stub
當我們使用機械鑽孔的PCB來走內層訊號時，難免一定會產生Via Stub的問題，我們能做的是盡量將Via stub控制的越短越好，這當然可以透過背鑽技術控制Via stub在12mil內(現在最佳的能力在5mil)，但是由於多一道PCB製程工藝，加錢無可避免，在一些中低階產品中(例如10G/25G Router)，因為這些產品本來利潤就不高，多花一點成本就會明顯壓縮產品的毛利率。因此我們在設計此類產品都會盡可能避免使用背鑽。
除了背鑽外，我們也可以透過將走線層控制在越低的層面，以得到更加的損耗控制，例如以這個8層板為例，走線可以在L6，這樣Via stub只會出現在L6-L8這個長度(大概10-15mil)，以中低階產品來講，這個長度還不至於引起劇烈的損耗變化。
而如果在L3出線，與L6相同，會得到較佳的PCB走線損耗，可是較長的Via stub(以1.6mm板厚而言，大約40-50mil)，會使得單顆過孔損耗從0.5dB上升至1.0dB，兩顆過孔就增加了1dB，嚴重影響SI特性。
需要更多PCB層面
由於成本管控，大家還是會希望走線利用率能越高越好，盡量壓縮PCB層數，可以將成本控制的越低。
高速SerDes走線會有TX跟RX訊號，這兩種訊號不建議走在同一層，因為這會導致嚴重的Near-end Crosstalk(NEXT)，尤其對內層而言，NEXT的影響理論上是外層的兩倍大，換句話說，SerDes的走線層面至少需要兩層！
以這種8層板來看，最經濟的方式是走在L6與L8，完全不需要採取背鑽技術，成本較優。可是如果L8無法滿足通道損耗要求，則兩條路：第一是利用L3走線，並做背鑽；第二，加PCB層數至12層，將走線設計在L8與L10，雖然L8的Via stub會落在20幾mil，可以透過3D電磁模擬軟體，例如Cadence Clarity，分析一下是否可行，以我們的經驗來講這差異對於中低階產品而言是不構成威脅的！
