在PCB設計中，往往透過製程改善如背鑽、盲孔或埋孔，來消除不必要的Via stub，可是多出來的製造成本會壓低產品的毛利，可是又有什麼辦法可以不透過製程改善以縮小Via stub帶來的SI困擾呢？

本週我們來講從Layout佈局的角度以縮小Via stub長度，改善Via stub帶來的不良影響，有效改善訊號品質。

傳統設計帶來的長Via Stub效應

在一個典型的ASIC與連接器的拓樸中，疊構為8層板，ASIC放在底層，原本若將走線安排在L3，會在Connector端的Via產生約40mil長的Via stub。這個Via stub的長度主要是由板子的厚度所決定，不同板厚會有不同的數值。雖然一個40mil長的Via stub在某些情況下可能看似問題不大，但這還需要根據具體的SI測試或模擬結果來判斷。通常這種設計在低速線路(<10Gbps)是還可以接受的，從Intel早期提供的文件來看，PCIe Gen3(8Gbps)是可以接受大約80mil的Via stub。

P.S. 實際可忍受的Via stub長度，還是要看SI模擬或測試的結果，Intel提供的文件主要是針對他們提出的Topology，跟您的設計不一定完全一樣！

Intel對於PCIe Gen3~Gen5，不同世代Via stub長度的設計建議：

但在超過10Gbps的高速通道中，這麼長的Via stub很容易導致訊號傳輸異常。透過TDR的分析，可以發現該走線會出現一個相當明顯且深邃的阻抗掉落，這正是由於長Via stub導致的阻抗不匹配現象。所以Return loss在10GHz的時候就直奔-10dB去了，要知道以一個阻抗匹配的通道，Return loss應該至少要小於-15dB(能做到-20dB就是Perfect了)。因此，這種設計方案從SI的角度來看，是難以接受的。

U-Turn Via

那麼，如何不依賴PCB製程，例如背鑽、盲埋孔，以移除Via stub，僅從Layout調整上來消除長Via stub，該怎麼做？除了我上週的文章介紹的走線層別規劃外，還有一種叫U-Turn Via的解法：在原有路徑上增加一顆額外的via，形成U-Turn Via設計。

以上述設計為例，若走線安排在L3層，原先從L3到L1的換層會產生一段長達40mil的Via stub。為了改善這一情況，我們在Connector via前面新增一顆via，該Via首先將訊號從L3換層到底層L8，之後在L8走線，最終再由L8-L1的Connector via連回表層的連接器。如此一來，原先在L3層產生的長Via stub就可以變成大概12mil的Via stub，缺點則是多出一顆Via，以及一段底層走線，SI設計者得好好控制這顆新增的Via的阻抗與走線長度。

U-Turn Via的訊號完整性分析

實際執行SI電磁模擬，利用U-Turn Via設計後，可以明顯觀察到TDR阻抗曲線的改善。由於原本長Via stub被完全移除，新通道的阻抗特性不再出現明顯的掉落點，相反地，因為增加了一顆額外的Via，導致整個路徑的阻抗會略微偏高。但這個偏移可以透過進一步優化Via的anti-pad設計及調整P/N兩顆Via之間的間距搞定。

從Return loss的模擬結果來看，原本在10GHz頻率下僅有-10dB的Return loss，在經過U-Turn Via設計優化後，整個Return loss曲線完全改善，-10dB的頻寬從10GHz，跑到圖外面去了10GHz這個頻率點優化了整整10dB至-20dB，效果絕佳！換言之，整個高速通道的阻抗匹配變得更好！

U-Turn Via設計準則整理

儘管U-Turn Via設計能夠透過Layout改善，解決部分Via stub問題，但在實際應用中仍有一些需要注意的事項：

1. 控制新增的Via的阻抗當這顆Via阻抗偏高或偏低時，需要透過調整Via的anti-pad尺寸，與P/N via的間距，以改善阻抗。不要讓這個新增的Via變成額外設計上的負擔。這點除了手動優化這些參數外，也可以透過3D電磁模擬軟體的Sweep功能或是現在正夯的AI引擎(例如Cadence Optimality)去有效率地改善阻抗。
2. 注意走線空間U-Turn Via設計的成功與否在於如何合理規劃走線路徑及層間轉換。不僅要在物理上消除長via stub，還需注意多出來的表層走線長度，我們提過表層走線的損耗是比較大的，所以多出來的走線如果太長，會加大整體通道損耗，反而有反效果，這就得不償失，做白工。
3. 透過SI模擬分析通道的優化在設計修改後，必須搭配充分的TDR模擬與損耗模擬，確認改善效果。並確認最終通道結果可以滿足高速訊號介面的Spec，一個完整的SI分析，可以幫助設計者免除測試時不必要的煩惱！