串音訊號完整性 從 Crosstalk 到訊號品質：Stripline 在 DDR 設計中的關鍵角色 by 柑仔店 2025 年 1 月 25 日 2025 年 1 月 25 日 761 views DDR記憶體匯流排的訊號完整度SI一直是PCB設計的重要課題。影響 DDR DQ SI的因素相當多，包括反射、損耗、以及串音(Crosstalk，或稱Xtalk)等等。Xtalk即在相鄰走線之間，由於 … Read more 0 FacebookTwitterPinterestEmail
訊號完整性通道 模擬DDR SI耗費很多時間與精力？參考一下CCT吧！ by 柑仔店 2024 年 12 月 26 日 2024 年 12 月 26 日 641 views DDR的SI/PI模擬非常的複雜，除了走線非常多條導致的模擬負擔相當地大以外，多條線同時切換準位造成的瞬時切換雜訊影響也相當明顯，SI/PI co-simulation的分析技巧非常重要。在此背景下， … Read more 1 FacebookTwitterPinterestEmail
