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在深入探討了SI將近半年之後，現在讓我們把焦點轉移到一個相較SI比較少被討論，但是在AI時代系統設計中扮演舉足輕重的議題上。隨著晶片的功耗越來越高，nVIDIA B300接近1000W，而Broadcom Tomahawk6網路晶片來到1500W，功耗的上升除了熱🔥的問題需要特別處理外，也代表著電源完整性(Power Integrity, PI)的重要性不可同日而語。這個領域不僅涉及供電系統的規劃、料件選用與擺放、Layout佈局考量、與SI的共同設計等等，參雜了許多複雜的因素，設計面上的複雜化使得這個學門也慢慢興起！

電源完整性PI在幹嘛？最終目的就是保持SI穩定！

先來談談為什麼我們要關心PI這個議題。當然眾說紛紜，當我們詢問不同領域的工程師時，每個人都有自己的觀點：有人認為電源穩定性是一個優良系統設計不可或缺的基石，有人強調系統至少要能夠正常開機運作，還有人特別注重電磁干擾EMI的問題。這些觀點都很有道理，但是如果我們深入探討，會發現最終目的可能還是得回溯至SI。

為什麼說PI最終目的是維持SI的穩定性呢？這是因為在訊號傳輸速度越來越快的現在，訊號的品質直接取決於電源供應的穩定性。舉例來說，當我們需要輸出一個乾淨的方波訊號時，如果電源不夠穩定，就可能在訊號中引入不必要的雜訊和漣波，造成接收端無法準確判讀訊號的邏輯位準。或是說，在接收端，鎖相迴路PLL(Phased-Lock Loop)這樣的關鍵電路中，電源的純淨度直接影響到Clock的穩定性。如果PLL的供電不夠乾淨，產生的Clock訊號可能會出現抖動或頻率不穩的現象，這對於依賴精確時序的高速SerDes系統來說，可能導致訊號無法被正確採樣，進而影響整個系統的可靠性。

當訊號輸出因為電源不穩定導致輸出不穩時，那SI怎麼會好呢？

PI模擬的兩個大方向 – DC與AC

當我們在探討電源議題時，必然要深入理解兩個基本但不可或缺的面向：直流(DC)與交流(AC)。直流電提供了穩定的基礎電壓，而交流電則帶來了動態特性的考量與可能的雜訊，兩者都對系統的整體性能有著深遠的影響！

直流 DC – 穩態條件下的電源完整性分析

直流電我想大家是在熟悉不過，國中物理學有讀過歐姆定律吧(Ohm’s Law)。

對於PI的分析來說，最基礎且最重要的就是歐姆定律。這個看似簡單的物理定律實際上是整個直流分析的核心基石。在此基礎上，我們延伸出許多重要的相關概念，例如電流密度(Current density)，它告訴我們單位面積能承受的電流大小；以及功率密度(Power density)，它幫助我們了解在特定區域內的熱量產生。這些延伸概念雖然看起來更加複雜，但本質上都是建立在歐姆定律的基礎之上，幫助我們更全面地理解和分析直流電源系統的行為。

歐姆定律告訴我們，當一個穩定電流源通過電阻時會產生電壓降(DC IR Drop)，這是電子系統中的基本物理現象。這個IR Drop會導致電源輸出端(即電壓調節模組 Voltage Regulator Module，VRM)的電壓與晶片電源Pin的接收電壓出現差異，這種差異可能會對系統的穩定性造成重大影響。為了確保系統的可靠運作，我們必須仔細考慮這種IR Drop的影響。

一般而言，我們會依據晶片Datasheet所定義的電壓與電流數值來選擇VRM的元件與規格，這包括考慮最大電流需求(Max Current)、電壓容差範圍(Voltage Tolerance)以及溫度變化等因素。例如，若晶片電壓被定義為1.36V，VRM就會被設計為輸出1.36V，但在實際應用中還需要考慮各種可能的變動因素，確保在所有操作條件下都能維持穩定的供電。

某FPGA晶片的DataSheet：

由於VRM與晶片會透過PCB的Power plane連接在一起，這個Power plane會貢獻電阻，當電流通過這個Power plane的電阻，電壓降就會產生，例如下圖，晶片的電壓從源頭的1.36V變成1.31V，也就是有50mV的壓降。不過看到壓降也不用害怕，壓降是一定會有的，正常晶片都會提供一個Voltage Tolerance，例如1.36V +/- 2%，也就是1.3328-1.3872V，在這個範圍內，我們都可以稱作晶片的電壓穩定，不至於因為直流電壓不穩，進而影響晶片運作。

如果真的超出這個Tolerance會發生什麼事？

• 晶片無法順利啟動
• 晶片運作不穩，其實當電壓變低(或變高)，訊號的Rise time/Fall time會隨之變慢或變快，這就會形成輸出訊號的Jitter，其實也算正常現象，不要太誇張就好。但是當電壓太低(或太高)，Rise time/Fall time就會太慢(或太快)，這樣接收端就不一定可以順利採樣資料訊號了。

改善DC IR Drop的方法

在PCB上要改善DC IR Drop，可以分成VRM與PCB設計這兩個部分，大致如下：

1. VRM

• 抬升VRM輸出電壓：如果模擬結果已知電壓已經低於Spec 10mV，那源頭的VRM就抬升15mV，保證還有5mV Margin

\large V_{REF}=V_{OUT}⋅(1+\frac {R_{1}}{R_{2}})

• 選用具有Remote sense的VRM，Remote sense功能可以補償遠處晶片的IR Drop，假設IR Drop為100mV，則VRM就會自動補償100mV

2. PCB，說明如何在PCB改善電阻時，先來看個電阻公式：

\large R=\frac{\rho \cdot L}{W \cdot T}

導線的電阻(R)由 長度(L)、寬度(W)、厚度(T)以及銅的電阻率(ρ)共同決定。

• 加大Power plane，銅箔的電阻與銅箔寬度有關，越寬則電阻越小，改善IR Drop也同時優化Current density
• 縮短VRM與晶片的距離
• 減緩VRM與晶片間的Plane破碎程度，盡量保持Plane平坦
• 如果遇到很多過孔Via打穿Plane的狀況，盡量維持電源通道暢通

• 使用更多電源平面。這在初期疊構設計時的考量相當重要，沒考量好少了層數，那後期要改就麻煩
• 使用更厚的銅箔。相同地，疊構設計時就需要納入評估

交流 AC – 暫態瞬間的電源完整性

AC部分主要包含所有具有時間變化的能量。可分為兩大類：

• 晶片本身的快速抽載，造成的電壓降
• VRM的切換雜訊透過Power plane傳遞至晶片

晶片在短時間內快速抽載，造成瞬間的電壓降

當晶片從待機模式突然全速運轉並大量傳送封包時，核心的數位電源(Vcore)會瞬間向VRM抽取大量電流。這個過程發生在ns等級的時間內，屬於高頻的狀況。

晶片數位電源的電流抽載，通常有三階段：

• 初始階段(Initial mode)：開機時所需要的電流
• 待機階段(Idle mode)：隨時準備工作的抽載電流
• 滿載階段(Training mode/Function mode)：超頻或是全力工作的抽載階段

當電流”瞬間”需求變大，晶片對VRM或整個電源供應網路(Power Delivery Network, PDN)抽載時，電壓會瞬間下降，這個降幅就是我們在PI的AC部分需要解決的議題。這種現象在高效能計算系統尤為明顯，因為當CPU或FPGA這種高功耗晶片從低功耗狀態迅速轉換到高效能運算狀態時，電流需求可能在幾個ns裡急劇增加。由於PDN中存在寄生電感和電容，這種快速變化的電流會產生電壓降落(Voltage Droop)，若降幅超過晶片允許的電壓範圍，可能導致系統不穩定甚至就…掰了。我們要設計的PDN正是為了減緩這種電壓降落，確保即使在電流急劇變化的瞬間，晶片也能獲得穩定且在規範內的供電電壓。

電源供應網路Power Delivery Network，簡稱PDN：

Target Impedance目標阻抗，透過阻抗檢查AC雜訊是否符合

回想一下在高速時代人人都該懂的SI：系統級分析7大關鍵步驟，一篇搞定！提到的，跑通道SI模擬時，我們會利用晶片的IBIS model當作實際訊號源，再接上通道的S參數模型，跑出眼圖或是BER，要這樣做的原因是因為單純看S參數是不夠的，畢竟實際的訊號是時域訊號，我們還是得從時間軸上訊號的好壞來判斷通道的優劣。

PI也是一樣，如果有晶片的電流抽載模型，這樣就可以透過與SI一樣的操作邏輯得到瞬間的AC Droop。偏偏…這模型鮮少有，在系統端我們很難拿到這種模型，這領域不像SI有很制式的標準模型，晶片抽載模型目前還是各家EDA商各自做自己的，例如Ansys的CPM(Chip-Package Model)，以及Cadence的Chip model，而且可能只有不到1%的晶片有提供這種模型，絕大多數的大多數是拿不到的！

Cadence的Sigrity SystemPI可以做這種系統級PDN modeling and time-domain simulation：

由於這種晶片抽載模型難以取得，或是非常難定義，因此PI工程師大多數時間是無法直接使用時域模擬來評估電源網路的性能的。所以在實務應用中，我們只能採用頻域的分析，具體而言，是透過測量和評估PDN在不同頻率下的阻抗特性來判斷設計的優劣。這種方法相較時域分析而言會較直觀些，可以在沒有詳細晶片模型的情況下進行評估。基於這樣的需求和考量，目標阻抗(Target Impedance)的概念因此應運而生，成為系統級PI設計的重要評估指標。

回到貫穿PI分析的歐姆定律，我們可以將其簡單改造一下，將電阻R改成阻抗Z以符合AC的條件，公式就會變成：

其實這才是歐姆定律最原型的公式，阻抗Z=R+jX，當頻率為0時，X=0，歐姆定律就會變成熟悉的V=IR。

\large Z_{target}=\frac{V \times V_{tol}}{I_{transient}}

Target impedance就是由歐姆定律轉化而來的，我們可以從晶片Datasheet裡頭得到可容忍的電壓雜訊，例如1V+/-2%，這個數字可以帶入公式中的分子。Datasheet裡頭也會定義Power的最大電流，可是要小心的是公式中的電流項指的是暫態電流，而不是最大電流，如果晶片沒特別定義暫態電流的形式，通常我們會以50%的最大電流當作暫態電流。

這是個經驗值，代表大多數Vcore在idle mode時的功耗大概為最大功耗的一半，不過由於現在的晶片Vcore電流越來越大，Target impedance越來越小，導致PDN設計越來越有挑戰性，晶片端為了解決這一問題，將Vcore的暫態電流設計成可程式化的，可以做成爬樓梯的方式分段到滿載，也可以改成讓idle mode時就吃到70-80%的電流，這些方法可以有效降低暫態電流，減緩PDN阻抗在設計時帶來的挑戰。當然一定會有缺點，改成爬樓梯表示晶片要上去滿載所需要的時間會變長，代表系統的延遲會較差，而idle mode的待機電流變大，表示晶片什麼都沒幹就要花一堆功耗在上面，對系統耗電以及晶片壽命都會有影響！

Target impedance越來越小，PI engineer越來越辛苦…：

如果PDN impedance小於Target impedance，則正常而言一切都好棒棒：

如果PDN impedance超過Target impedance，那可能會有點頭痛喔：

會透過這些方式降低暫態電流，表示現在的PDN阻抗設計真的相當具有挑戰，我們在設計時都要很謹慎考慮初期疊構設計、電容擺放、Power/Ground層數分配等等，絕對沒有比SI簡單啊…

改善AC Droop的方法

在PCB上，改善AC電壓降的幾個方法跟大家分享：

• 選用正確的電容值：這部分可能需要些經驗…對於Vcore而言通常是用較大的電容值例如10uF，甚至這種上百安培的晶片都用到幾百顆22uF…
• 電容的擺放位置要離晶片越近越好：就是減少走線或是平面的長度，此舉可以降低電容對於晶片的寄生電感ESL
• Power/Ground的距離越近越好：降低迴路電感Loop Inductance

• Power/Ground平面控管：盡量保持Power plane可以跟Ground plane有多點耦合，如果以平行板來講，就是P/G中間的介質厚度越薄越好，因為耦合電容變大，有效降低阻抗。要做到這點，得在最初期的疊構規劃就考量進去，知道疊構設計的重要性了吧！

VRM的雜訊處理

切換式的VRM(Switching Voltage Regulator)具有以下這些優點：

• 極高的電壓轉換效率：當我們使用降壓型的VRM做電壓轉換時，往往會帶有能量的損耗，切換式VRM的最大優點是在大電壓的轉換時(例如常見的12V to 0.8V)，還可以保持非常小的損失，轉換效率高達90%
• 搭配多相VRM(Multi-Phase VRM)，可以輕鬆地輸出幾百安培的電流

有了這些優點，現在的電源規劃，絕對少不了切換式電源。可是這種設計有一個巨大的缺點，因為其切換的特性，所以Ripple相較其他電源料件來講是很大的，這些Ripple會在每次電流切換時產生，Ripple的頻率由VRM的PWM(Pulse-Width Modulator)來決定，通常落在300KHz-2MHz之間。

切換式電源的基本原理：

有些類比電路的電源，尤其是鎖相迴路PLL，對於電壓變化相當敏感，巴不得不要有Ripple似的。所以一些Reference design都會建議加入PDN Filter去濾除這些雜訊。

這時候我們看的會是這個Filter的轉移函數(Transfer Function)，這個Gain的數值越低，表示在輸入相同Vin的情況下，得到較低的Vout，也就是這個濾波器設計的越好囉。

\large Gain=\frac {Vout}{Vin}

這種分析就跟前述提到的瞬間暫態大電流不一樣，暫態電流造成的電壓將主要來自晶片抽載這頭，這邊的切換式Ripple主要來自VRM的設計相關，千萬不要把兩者搞混，如果用Target impedance的觀念來套後者，你只是跑模擬跑得很爽，但是其實可能完全搞錯方向唷！

電源完整性DC與AC的總體考量

雖然在設計時我們經常將DC與AC分開來看，以減少模擬或是分析上的負擔，同時也簡化整個流程。可是我們得知道，這兩者最終還是得綁在一起去評估的。

一個電源的Tolerance如果是1V +/- 2%，表示”DC+AC”的總和效應是不能超出這個範圍的，只要測試上有超過這個範圍，我們就會判定這個電源是Fail。這意味著在實際設計中，必須同時考慮靜態的直流壓降和動態的交流壓降對系統的影響。

換句話說，這個2%其實是DC與AC共享的預算，就像下面這張圖所示，當DC IR Drop吃掉太多的壓降時，AC剩下的Tolerance就會變少，可用的設計空間也隨之縮減。在實際模擬過程中，當我們得到結果，發現DC會吃掉1%的Tolerance，那AC就只剩下1%可以使用，這時候的情況會變得相當棘手…因為Target impedance就會變得更低更難達成！

一般而言，AC會比DC還嚴峻，因為DC是個定值，而AC是暫態電流產生的漣波，所以盡可能得將DC IR Drop壓到最低，讓AC去吃剩下的Tolerance，提高電源的Noise Margin，這樣才會是較佳的設計。

現在的高速晶片，因為減少功耗的關係，Vcore電壓值越來越低，有些都看到0.6V去了，相同的Tolerance比例之下，電壓雜訊的容忍程度變得非常低，沒有仔細分配好DC與AC的比例，真的很容易爆掉，導致系統異常不穩定，有些時候…有些機台…會發現高速訊號時而穩時而掉包…其實跟這種電源系統不無關係！

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