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最近跟一些朋友聊到，隨著數據傳輸速率從56G快速演進至112G，到現在正在進行、如火如荼開發的224G，甚至未來很快就會進入到448G，PCB的物理製造精度將會嚴重地左右高速訊號完整性，其中之一是PCB的Via stub管控，是普遍大家認爲需要越來越嚴謹的關鍵項目。
每個人都恨不得這個Via stub可以是完美的0！但是真的給你做到0…就真的沒有問題嗎？或許下一世代的Via stub control，你該考慮的不是那個最小值，而是製造品質控制！
Via Stub的演進
我們先來看一下Via stub如何對應到各個SerDes世代，在56G時代當初的PCB製造精度普遍是12mil (8 +/- 4)，通常都會以12mil當作Worst case進行Via阻抗優化與設計。
而在112G時代產業進步到6mil (4 +/- 2)，這時由於速度往上提升一倍，Rise time已經來到10ps，逐漸發現就算只用Worst case 6mil來設計好像也不太夠！總覺得要考慮的東西還要更多才行？
而224G時代…？已經有些客戶、PCB廠、設備商在討論Tolerance更低的Via stub！
誒…但是…真的需要嗎？
為什麼會有Via Stub？
首先我們來了解一下為什麼會有Via stub？
在PCB製造過程中，會將多層電路板透過高溫高壓的方式壓合在一起，形成多層結構。接著，透過精密的機械鑽孔技術，在這些已經壓合完成的多層板上鑽出貫穿孔，鑽完後再電鍍孔壁，藉此將不同層之間的線路相互連接起來。這種垂直連接的方式能夠有效地利用PCB板材在Z軸方向的空間，從而實現更高密度、更緊湊的電路設計。
而訊號在穿層時，如果穿的層面比較少，例如40L板，訊號從L1穿到L12，這樣就會有L12至L40的開路殘段(Open Stub)，這就是Via Stub。
當然如果走線層面足夠，可以嘗試將走線放在靠近Bottom的層面，例如L38，這樣Via stub才只有短短的L38-L40，我們在優化PCB Via Stub系列（1）：一次學會利用 層疊設計降低Via Stub損耗也有提到類似的設計觀念。
Via Stub示意：
Via Stub會嚴重影響訊號在穿層時的波形：
Via Stub如何影響高速訊號完整性？
我們在訊號完整性不好嗎？3大案例告訴您開路諧振如何攪局高速訊號設計中介紹過，開路殘段對高速SI設計是致命傷。Open Stub會導致訊號在開路點反射，並與入射波重疊。當反射波與入射波的波長差異剛好是1/2倍波長時(也就是說當Via Stub的長度剛好是1/4波長時)，就會形成破壞性干涉或者說是駐波，讓訊號無法前進，損耗因此暴增！這絕對是高速通道設計中必須極力避免的問題。
當反射波跟入射波剛好差異1/2波長時，兩兩波形剛好會相互抵銷，導致破壞性干涉或者說是駐波：
在駐波發生的頻率點，Insertion loss會非常大，具有嚴重的諧振，且諧振頻率通常是奇數倍數(1, 3, 5, 7, 2n-1)：
透過Backdrill製程移除Via Stub
由於Via Stub在高多層板中幾乎無法避免，PCB工藝上通常會透過背鑽(Backdrill)來移除它。背鑽的做法是在Via Stub所在的那一側，使用更粗的鑽頭再次鑽孔(若兩側都有Via Stub，則兩側都可以做背鑽)。鑽頭直徑會在製程容差允許的範圍內，確保完全移除Via Stub的導通孔壁。(背鑽鑽頭直徑選擇也是一門學問，在BGA區域內，為了達到較小的Anti-pad，會需要使用較小的背鑽鑽針，可是…就會容易發生背鑽鑽不乾淨的狀況！)
透過背鑽輕易縮小Via Stub造成的影響：
背鑽鑽不乾淨(Backdrill Striping)：
Backdrill Tolerance
為了確保背鑽鑽頭不會打穿訊號走線，製造工藝上還是會需要保留些許殘段(Stub)，在高速訊號發展到224G-PAM4的現在，大家都在檢視如何盡可能地消滅這個殘段，目前的已知PCB製程能力大概就是最大5mil，甚至會有終端客戶寧願犧牲成本，來換取更可靠的殘段控制，例如最大要求3mil之類。
那麼問題就來了，真的真的有需要達到這麼高精度的管控嗎？5mil？3mil？對於SI真的差很多很多？
Backdrill工藝對於訊號完整性的影響
當Stub長度越短的時候，因為Stub長度造成的諧振點頻率會越高，連帶可以提升高速訊號操作速度：
\displaystyle f_{0}=\frac{c}{4*(Stub Length)*\sqrt{\epsilon_{eff}}}
公式中f0為理想諧振頻率、c為光速、Stub length為Via stub長度，\epsilon_{eff}為PCB材料等效介電常數。
這個公式我們曾經比對過，電磁模擬的數據顯示諧振頻率點約為21GHz，對比數學公式推導出來的19.72GHz，差異並不大！(想知道這其中差異在哪的歡迎來詢問唷～)
而根據Samtec曾經做過的一些簡單實驗，將Via stub從0到15mil做Sweep分析，模擬Return loss隨著Via stub長度的變化，將每個長度對應到的-15dB的頻寬抓出來，會發現幾件事情：
- Via stub長度對於SI影響並非隨Stub越長而呈線性下降：在Stub length較短的區間(約0到8mil)，頻率下降的幅度較為平緩，大約只減少了10%。而當Stub length超過8mil後，每多1mil的stub，-15dB頻寬會急劇下降，當長度來到15mil時，對應的頻率大幅縮減了約55%。
- Via stub沒想像中嚴重：當stub長度小於6mil時，頻寬的差異並不大，6mil的頻寬為60GHz，0mil時也才好到64GHz！
從這些結果來看，Via stub長度固然重要，但其實重點不在能把長度縮減到多小，而是能否在製程上管控長度在一個微小的區間，限縮可控範圍可以有效地讓設計者透過模擬軟體去很好地決定Via結構！
範例 – Via Stub並不是越短越好
這裡讓我們來舉個例，兩個case：
- Case A: Tolerance：1mil，Typical：6mil，管控範圍是5-7mil
- Case B: Tolerance：2mil，Typical：4mil，管控範圍是2-6mil
大多數人會看Worst case來設計Via，就會覺得Case B(Worst: 6mil)比Case A(Worst: 7mil)還來得好，依照我們設計過無數顆Via的經驗，這其實是個問號！
除了從以上我們對於Stub長度的闡述，就可以知道Stub長度小到一定範圍後，優化程度並不理想。在Via阻抗的設計上，這也會是一大考驗，像下面這張圖，當選擇用Worst Case 10mil設計Via時，會發現其實2mil via stub會變成Via阻抗的Worst case，雖然看似優化了Stub長度，但是阻抗的劣化反而會吃掉Stub變短帶來的好處，一來一往，不一定會比較好喔！
這個也是類似的Case，Via stub tolerance是4 +/- 2mil，如果用Worst case 6mil做設計，會發現best case 2mil的電容性負載較小，導致TDR impedance會比較高。連帶可以看到Stub 2mil的Return loss也會較差一些些！
呼應到前面提到的，設計重點並不是要求PCB廠有一個很低的Via stub，而是要有一個很小的控制區間，如果每一批貨的Tolerance可以控制在1mil，那這批板子一定可以工作的非常好！
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