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還記得上週的文章AI時代，決戰功耗巨獸：別只看眼圖！深入電源完整性DC壓降與AC漣波，打造訊號完整性SI的穩固基石我們提到，無論你從哪個角度分析電源完整性PI，幾乎都可以從歐姆定律下手，當PDN阻抗控制得夠低，就算暫態電流再怎麼大，能產生的瞬間電壓降(AC Droop)也有限。

所以才會有目標阻抗(Target Impedance)的定義，PDN設計的阻抗比Target impedance還來得低，我們就可以判斷這個電源設計較不會被瞬間的AC Droop給擊倒。而因為晶片所需要的抽載電流越來越大，操作電壓越來越低的緣故，這個目標阻抗是越來越有挑戰性。

那如何才能達到阻抗夠低呢？什麼樣的元件或因素會在電路中貢獻高阻抗，從而導致電壓雜訊飆高到不可接受的水平？為了解決這個關鍵問題，我們需要深入探討電源網路中最容易被忽視卻又最具破壞性的因素。這就帶我們來到本文的主角：電感(Inductance)！

電感 – 電源完整性的元兇

要理解電感，我們必須先從那個看不見、摸不著，卻真實存在的磁場開始談起。

還記得磁鐵這東西吧，我們在磁鐵周圍放一堆磁粉，磁粉就會圍繞著磁鐵的N-S極排列，這是因為磁鐵本身帶有強大的磁場，可以吸附磁性物質。(這網站講了一些不錯的東西)

讓我們將這磁鐵換成任何一條導線，只要有電流流過，它的周圍就會產生產生一圈圈環繞著它的磁場，還記得右手安培定理吧？就是在描述磁場方向與電流方向的相對關係。你應該會問，這跟”電感”有什麼關係？

💡 這些磁場是能量儲存的形式，而電感正是用來量化這種電流產生磁場能力的物理量

簡單來說，在相同的電流下，能夠產生越強大、越廣闊磁場的元件，其電感值就越高。

在封裝載板或是PCB上，我們稱這些藉由傳輸線、過孔Via、Power/Ground plane產生的電感為寄生電感或是雜散電感(Parasitic Inductance)。這個電感的產生主要由電流I、磁通密度B與面積A有關，可是我們先不談電流與磁通密度，這兩者對於我們設計者而言太不直觀，沒錯，電流也很不直觀！雖然你可以從Datasheet裡頭得到這個數字，可是你不知道你正在觀察的傳輸線或是Plane流經過的電流有多少。

這個面積是什麼意思？哪裡的面積？

電流是一個有去有回的東西，輸入1A，回來到源頭就得是1A，這代表著這個電流的流經路徑上會產生一個迴路，這個迴路會有一個面積，這個面積越大，表示這個電流貢獻出的電感就越大。這也是為什麼所有SI/PI的教科書和前輩都會苦口婆心地告誡：

💡 盡可能縮小你的電流迴路面積

舉傳輸線為例，當我們改動PP介質的厚度時，寄生電感就會變大，這是因為當介質厚度增厚時，電流的迴路面積將會增加，進而增加電感值。其中還有一個有趣的發現，從兩張圖的斜率來看，會發現當線路設計在內層，PP介質厚度的改變影響將會變小，原因來自電流會自己找低阻抗的路徑去走，在這個內層線路的模擬，我們是固定Core介質的厚度，所以當PP變厚時，電流會更集中在Core那邊，這其實跟疊構設計非常有關係，試想…如果Core那邊是放Signal或是Power，而PP那邊是Ground會發生什麼事？

這只是一個簡單的案例，方便我們去理解電流迴路面積對於電感的變化。事實上，實際電源平面的電流路徑極其複雜，一個晶片的電流可能從東西南北四個方向來，所以在設計上，我們會盡可能去畫出電流方向，並仔細去看電流的迴路狀況，搭配模擬軟體去做分析，保持電流迴路越小越好！

電感的頻域與時域特性

依照頻域與時域特性，我們可以將電感的數學表示分成不同形式。在頻域分析中，電感表現為對頻率變化的阻抗；而在時域分析中，電感則表現為對電流變化率的電壓響應。

電感隨頻率變化的阻抗，電感越大，則相同頻率下阻抗越大，成線性發展，所以才說對於PI而言，寄生電感越小越好囉：

\large Z_L = j\omega L_{11}

當有暫態電流時，電感越大，則在這個電感的兩側貢獻出來的電壓降就越大，所以別以為暫態電流只影響AC Droop，PDN沒搞好還可能影響IC的電壓凖位！

\large V_{L}=L_{11}\frac{di}{dt}

Partial Inductance 局部電感

前面談到迴路時，心中有沒有覺得，X…迴路這麼複雜，哪能懂？如果你有這種感覺，表示你很懂電源設計的那個樣子，聰明的學者們當然也很能理解，所以Partial Inductance的概念就被提出來了(我目前還真不知道這中文怎唸，部分電感？)。

Partial 電感的概念是，我們可以將一個完整的迴路，拆解成許多微小的線段(Segment)，並為每一段都定義一個電感值。

這個概念在數學上是成立的，但在物理上卻有點違背，因為單獨一段導線無法形成迴路，也就無法獨立測量其電感。Partial Inductance的核心思想包含兩個部分：

1. Partial Self Inductance: 指的是單一導線段”自己”的電感，又稱自感。我們可以想像它的電流返回路徑在無限遠的地方。這個值主要由這段導線或平面的長度和寬度等幾何尺寸決定。

2. Partial Mutual Inductance: 它描述了不同導線段之間的磁場交互影響。兩兩導線靠得越近，則磁通量的干擾越多，互感也就越大。

PCB Partial Inductance計算案例分享與電源完整性的關係

其實各種不同的結構，都有文獻在討論如何計算Partial inductance，相信各位一定看過許多奇形怪狀的公式，這裡我們舉兩個PCB上Partial Inductance的計算案例跟各位分享：

PCB Via的Partial Inductance計算

我們通常將一個Via簡化為一個圓柱體導體來進行估算。一個最經典且被廣泛引用的單一過孔Self-Inductance近似公式如下：

\large L_{via}≈\frac{u_{0}\times h}{2π}[ln \frac{2h}{r}+0.25]

其中：

• Lvia：過孔的Self-Inductance，單位是亨利(H)
• u0：真空磁導率，一個物理常數，約為 $4\pi \times 10^{-7}H/m$，或1.257nH/mm
• h：Via的長度，單位是米(m)。在PCB中，這通常指的就是電路板的厚度
• r：是Via鑽孔的半徑，單位是米(m)

我們可以透過這公式清楚知道：

• 鑽孔越大，Via的電感就越小。基本上鑽孔變大這件事，在PCB上的實踐是不太容易的，畢竟板子上寸土寸金，不太容易可以透過增大鑽孔尺寸來改善電感，且將其對於電感的影響繪製成折線圖會發現，改變鑽孔尺寸對於電感的影響並不是那麼的巨大。
• 鑽孔越長，或是PCB越厚，Via的電感就越大。這點倒是個大麻煩，因為現在的PCB設計為了迎合高功率的需求，電源層面特別多，導致PCB層數非常多，厚度變得很厚，Via的長度自然控制不下來。

PCB Pad and Trace的Partial Inductance計算

PCB的Pad or Trace本質上可以看作一段短而寬的矩形導體。其自感的計算如下：

\large L_{pad}≈2×10^{−7}⋅l[ln\frac{2l}{w+t}+0.5+0.2235\frac{w+t}{l}]

• L_pad：Pad/Trace的自感，單位是亨利(H)
• l：pad/Trace的長度，單位是米(m)
• w：Pad/Trace的寬度，單位是米(m)
• t：Pad/Trace的厚度（銅厚），單位是米(m)

我們可以透過這公式清楚知道：

• 長度越長，電感就越大。與Via相同，這是電感的主要貢獻者，所以為什麼教科書與設計文獻一直在說電容請放離晶片越近越好。
• 線寬越寬或者說是Pad越大，則電感越小。所以Power plane才會說越大越好囉。

Partial Inductance帶來的優點

使用Partial Inductance這個概念可以帶來以下的優點：

• 可以清楚知道某個結構的電感值，不需要再討論到迴路的概念，在做優化的時候也可以將比對基礎縮小到結構本身。例如我們常在排列Pin map時，會去討論”單一Via”和”2×2 Via Array”的電感比較，透過模擬可以發現後者能將電感降低60%以上。這樣單一條件的對比，讓PI工程師可以很清楚地講故事！
• 可以知道迴路內哪一段貢獻的電感值較大，只需要針對那幾段去優化即可，佔比較小的可以選擇忽略
• 我們一直在強調Pre-Layout Simulation的重要性(高速時代人人都該懂的SI：系統級分析7大關鍵步驟，一篇搞定！)，這點不是只用在SI而已，對於PI而言，我們也很常在設計初期就去看Via或是Power/Ground Plane帶來的Partial Inductance，如果超標就先想好對策。

從 Partial 到 Loop：建構電感的完整圖像

雖然Partial Inductance的分析視角帶來相當多的好處，但我們的最終目的，還是得要回來看迴路電感Loop Inductance，這才是電感在PDN網路裡頭的真實樣貌！

前面已經提到自感的概念，而在迴路中，我們得加進互感這個關鍵參數。在複雜電路系統中，磁場會互相耦合，會產生互感，由於電流本身具有方向性，所以我們還需考慮同向電流與反向電流的互感效應。這些關係可以通過以下數學公式來表達：

我們已經知道，電路中任何一段導體都具有其自感。然而，在真實的電路板上，導體並非孤立存在。當它們相互靠近時，各自的磁場便會發生交疊耦合，從而產生了互感(Mutual-Inductance)。

電流的方向，決定了互感是”幫手”還是”損友”。這也是Partial Inductance分析中最精華、最有趣的部分。我們可以將其歸納為兩種基本情境：

電流同向 — 有害的「加成效應」

當兩個臨近導體的電流同向時，迴路電感是這兩個導體的電感(在這裡又稱自感 L11 and L22)，跟2倍的互感(L12 and L21)相加，也就是說迴路電感會比自感還來得大些。

\large L_{same}=L_{11}+L_{22}+L_{12}+L_{21}=L_{11}+L_{22}+2L_{12}

情境二：電流反向 — 低電感設計的終極秘訣

而當這兩個臨近導體的電流相反時，迴路電感就會是這兩個導體的自感與2倍互感相減，透過這種方法我們可以降低迴路的總電感！

這個公式揭示了所有低電感設計的終極殺招：

想方設法讓你的返回電流路徑，盡可能地靠近主路徑

💡 因為靠得越近，兩者之間的磁場耦合就越強，互感Lm就越大。從總電感中減去的數值越多，最終得到的 Lloop自然就越低。

\large L_{oppo}=L_{11}+L_{22}-L_{12}-L_{21}=L_{11}+L_{22}-2L_{12}

這種降低迴路電感的方式還蠻常見的，各位可以想想在你們的電源設計中，有哪些架構可以滿足電流相反？或是可以刻意做出電流相反且帶有強烈耦合？

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