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我們在上週文章一文介紹電源完整性裡頭寄生電感扮演的重要角色！原來高阻抗的元兇就是它！詳細探討了PDN(電源供應網路)阻抗的重要性。當我們設計電子系統時，PDN阻抗必須要盡可能地降低，這樣才能有效減少瞬間暫態電流所引起的電壓驟降現象。電壓驟降如果控制不當，可能會導致系統不穩定或甚至完全失效。而造成高阻抗的主要因素正是寄生電感(Parasitic Inductance)。雖然電容會為系統帶來負阻抗效應，但對於一個低阻抗的PDN，降低系統中的寄生電感絕對是設計工程師必須優先考慮的關鍵因素！

Loop Inductance回顧

電感，正確的物理意義是迴路電感(Loop Inductance)，指的是將金屬本身造成的部分電感(Partial Inductance)與迴路的路徑造成的電感相加，再考慮互感加減後的結果。如果周遭的導體電流與DUT導體電流同向，則2倍互感會加進Loop Inductance，導致整體電感變大；反之，這個電流為反向，總電感會扣除2倍互感，就有降低總電感的效果！

電感是由通過電流迴路的磁通量造成的，又稱Loop inductance：

當周遭導體電流為反向時，迴路電感扣除2倍互感，為總電感：

降低Loop Inductance

所以要降低Loop Inductance，可以分成幾個方向：

• 降低Partial Inductance
• 縮小迴路
• 控制周遭導體電流與DUT反向

降低Partial Inductance

要判斷導體的Partial Inductance是大是小，不難，基本上遵循電阻的規律來走，正確率很高，至少目前想不出來有什麼狀況跟電阻成反比的。意思就是，當電阻越大，理論上電感就越大，電阻越小，則電感就越小。會提到電阻是因為電阻相對電感而言，是一個對大家較容易理解的對象。

什麼樣的設計可以降低電阻？

Trace/Plane的Partial Inductance優化

• 將尺寸變寬：就像下圖，Source(通常是VRM)與Sink(通常指ASIC/CPU/GPU)中間的平面越大，則電感就越低。大部分的Layout，Plane都會被Signal Via打得破破碎碎的，很多時候為了得到一個較好的Differential Via Impedance，會將Anti-Pad加大(我們都是讀網際星空長大的)，這舉動會降低Plane的面積，導致電流流經變得更困難，電感就會上升。

• 分析Anti-pad加大時，Plane的電感變化，當Anti-pad大的一個階段，電流路徑變得極度狹窄，電感會瞬間飆高：

• 將導體變厚，在資料中心中，經常在PCB上使用2oz甚至3oz的銅箔
• 減少導體長度(其實跟縮小迴路面積意義相同)

過孔Via的Partial Inductance優化

\large L_{via}≈\frac{u_{0}\times h}{2π}[ln \frac{2h}{r}+0.25]

• 放大鑽孔直徑(Drill Hole Size, DHS)，這可以改善Via的電流密度，進而降低電感
• 減少Via長度，其實就是將PCB厚度變薄
• 增加孔壁表面鍍銅厚度，通常在PCB這個鍍銅厚度為1mil，不過已經有厚銅的量產能力出現，只是要透過鍍銅厚度改善電感效益不大，反而電阻表現會差蠻多的

降低電流迴路

要降低電流迴路最好的方法就是拉近兩兩物件的距離，例如下圖的IC與decap(De-Coupling Capacitor, 解耦合電容)，這兩者透過Power via、Power plane與Power return plane(通常為GND)連接在一起，我們可以將Power via、Power plane和Power return plane個別視為Partial Inductance，當IC與decap變近時，迴路變小，代表Power/Ground Via或是Power/Ground Plane間的距離變短，使得這些物件之間的互感會增加，又因為通常Power與GND的電流流向為相反，所以總電感會扣除2倍互感，所以縮小迴路的Loop inductance會變低！

Trace/Plane的Loop Inductance優化

降低Power/Ground的Loop inductance的最佳方法是在PCB初期疊構設計時，使Power plane與Ground plane的層別盡可能靠近。我們建議PCB的介質厚度最薄可達3mil，若再薄則可能出現電壓擊穿(特別是電壓超過12V時)以及RC不足的問題，影響長期運作的信賴度。

\large L_{loop}=32h\times \frac{L}{w}(pH)

L：Power/Ground Plane的長度，單位為inch

w：Power/Ground Plane的寬度，單位為inch

h：Power/Ground Plane的垂直距離，也就是介質厚度，單位為mil(1/1000inch)

舉個例，如果Plane的L=2inch且w=0.5inch，介質厚度為4mil的情況下，則Loop inductance為

\large L_{loop}=32\times 4\times \frac{2}{0.5}=512pH

實際去模擬一個PDN，可以發現當介質厚度從30mil變成10mil時，阻抗在MHz這個區域變低了，在30MHz的阻抗差異為0.12Ω。

還有一個方法是透過層別編排，將Power與Ground分開排列，例如捨棄GPPG擁抱GPGPG，一樣是兩層Power plane，但是由於這兩層都會有電流並聯的路徑，所以電感可以再更低一些，只是…這樣做會增加層數，板子厚度也會增加，對於我們接下來要討論的Via不是很有利就是。

過孔Via的Loop Inductance優化

我們直接來看Via的Loop inductance公式：

\large L_{loop}=10 \times h\times ln(\frac{2s}{D})(pH)

h：Power/Ground Via的長度，單位為mil

s：Power/Ground Via的Center-Center Pitch，單位為mil

D：Power/Ground Via的鑽孔直徑，單位為mil

很明顯，當Via的間距s增加時，Loop Inductance會跟著變大。

在現代AI/Switch晶片設計中，BGA底下通常配置數百個電容。這些電容通過Power/Ground Via與BGA相連。許多工程師專注於使用軟體工具優化電容值(如Cadence的OptimizePI就是一個相當好的工具)，但常常忽視了Power/Ground Via排列設計的重要性，這實際上對減少寄生電感有顯著影響。

就像這張圖，通常電容的Power/Ground會透過Via連接至內層的Plane，很多人會覺得Via有接到Plane就好…但事實是這兩個Via限制了電容的有限頻寬，除了將Via擺得離Pad越近之外，還可以考慮將Via間距縮小，改善電感。

當然也可以增加並聯路徑，改善單顆Via的電流密度以縮小寄生電感，將電容的Via從兩顆排列變成六顆排列，阻抗降低非常多！

簡單跑個模擬讓大家感受一下電感值的變化。

透過Clarity Inductance Extraction的Feature，可以看出減短走線長度與增加Via個數對於電感優化的效益非常高，而大家平常認為的VIP(Via in Pad)製程，透過移除走線也是有接近30%的改善效益！

所以為什麼晶片底下或是附近會需要一大堆電容？

當然透過電容的負阻抗特性，可以使PDN的阻抗降低，但其實另一個方向想，這麼多的Power/Ground Via可以有效降低電感，因為這才是降低電感最有效也最簡單的方法。

就像這張圖，Sink區域有1顆0.01uF、1顆0.1uF和3顆1uF的電容，Source處則有1顆1uF、1顆22uF和1顆47uF的電容。所有電容都在的時候，電感大約200pH，我們慢慢移除這些電容，會發現當Sink處的電容還剩一顆時，電感會急劇增加至600pH，足足差了三倍！

或許到這裡你就會問了，增加那麼多顆電容，表示增加很多個迴路，理論上電感應該要繼續往下掉才對，怎麼感覺就卡在200多？電感不是應該要越並越小？

以前我們也曾提過封裝上的Wire-Bond的電感優化案例，透過Double-Bond方法以為可以降低一半的電感，其實只有改善30%啊！Double bond竟然只改善電感30%？原來是互感搞的鬼！

對於電感的優化您有什麼過往案例？曾經發生過什麼有趣的狀況？歡迎一起分享與討論唷！

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