DDR記憶體匯流排的訊號完整度SI一直是PCB設計的重要課題。影響 DDR DQ SI的因素相當多，包括反射、損耗、以及串音(Crosstalk，或稱Xtalk)等等。Xtalk即在相鄰走線之間，由於電磁耦合而產生的干擾，尤其當其因為整體走線空間不夠造成兩兩走線間間距不足時，Xtalk就會更加明顯。
DDR bus由於同時具備有single-end單端走線、走線空間極度限制、bus線很多（含ECC的話，DDR4以下x72，DDR5是x40），囊括這些對於Xtalk不利的因子於一身，因此對於Xtalk的設計考量非常吃重！
Stripline設計
傳統做法常將 DDR 訊號走於 PCB 外層(Microstrip)；然而，若將 DDR 訊號放在內層(Stripline) 並適當參考上下平面，能夠有效降低走線之間的電磁耦合，因而減少Xtalk的發生，也就間接提升整體的訊號完整度。接下來，我們將探討 Stripline 對於降低Xtalk的原理與優勢，並分享一些設計重點。
為何 Stripline 可改善 DDR Xtalk？
1. 更好的電磁屏蔽效果
在內層走線時，上下均有參考平面作為屏蔽，能限制電場與磁場的擴散範圍，降低走線之間的耦合。因此和外層的 Microstrip 相比，Stripline 設計更能有效減少Xtalk。
2. 可控制的特性阻抗與更一致的介質環境
走線位於內層時，其上下介質環境相對一致，電場環境相對Microstrip更加對稱，所以可以更精準地控制特性阻抗。在外層走線由於空氣介電常數DK與PCB材料不同，且不穩定因素多，因此 Stripline 方式能提升阻抗一致性。
3. Very Low Far-end Crosstalk
Crosstalk分成兩種，Near-end crosstalk(NEXT)與Far-end crosstalk(FEXT)，對DDR而言我們關注的是FEXT。我們在什麼？Stripline的FEXT為0！Why？一文中已經知道透過疊構的設計，將走線放在內層(Stripline)，電磁波的偶模速度(Even-mode velocity)與奇模速度(Odd-mode velocity)會趨近於相等，因此可以得到非常低的FEXT。
Case Study
Microstrip
我們利用Cadence的Topology Workbench(TopWb)來實際操作一遍看看結果會差異多少！
這是一個很基本的DDR PCB pre-layout simulation的通道，包含DDR Controller IBIS model、DRAM IBIS model和一個簡單的傳輸線bus。
我們先來看PCB通道設計成微帶線(Microstrip)會如何。
在Trace Editor這裡我們可以設置疊構，其中包含了介質與導體厚度、材料DK與DF、金屬導電率、金屬蝕刻角度與金屬表面粗糙度。右下角表格可以設定需要幾條傳輸線，每條線的線寬、線距與整體的線長是多少。例如，現在這個設計是介質厚度為4mil，DK與DF各為3.4與0.006，而Soldermask的厚度為0.5mil，DK與DF為4與0.02。Single-end傳輸線的線寬為6.4mil，兩兩線之間的間距為5mil，Differential pair的線寬/線距為4.8/7.5mil。
Trace Editor可以很快地分析每條Single-end傳輸線以及Differential pair的阻抗，可以看到每條Single-end阻抗接近50Ohm(會看到48Ohm是因為Spacing很近，有耦合電容Cm導致阻抗變低)，Differential Pair的阻抗要看最下面的i-j，阻抗為100Ohm。
我們是做DDR Write，所以會需要再Controller IBIS裡頭設置激發源，DDR的每條DQ線都應該要有不同的data pattern傳輸，所以要給Random(給PRBS也是可以)，並記得要把”Same Pattern for all signals”關掉，不然所有的DQ都會強制打一樣的pattern。
接著設定Data Rate，這裡我們給他3.2Gbps，也可以在這裡給Controller與Memory定義IO model，對於DDR而言就是On-die terminator(ODT)。
我們可以看到眼圖有非常大的Crosstalk雜訊！
Stripline
我們將走線放到內層，也就是利用Stripline的走線方式。
可以很清楚地看到眼圖好非常多，整個眼睛都明亮起來！
有看過Intel platform design guide的就知道，Intel在定義DDR的走線間距時，Microstrip都會定義較遠，印象有落在9H~11H，而Stripline只要大約5H~7H，Crosstalk就是一個很大的因素。
