以系統設計而言，高速訊號SI設計的第一步通常是考慮PCB走線的損耗是否可以滿足通道傳輸介面的要求。例如Intel會要求做CQC去比對ODM廠的設計與Intel自己的PDG，比PDG的損耗優代表你的通道損耗是沒問題的(但Intel的定義low risk…)。又例如一些Ethernet介面像應用在背板的10G訊號會有如下圖的Insertion loss規範。這些都是在告訴設計者需要考量走線的損耗。
PCB走線的損耗來源有好幾種，從傳輸線的RLCG模型我們可以知道大致可以分為導體損耗R與介質損耗G。(其實還有輻射損耗，但是你如果不是設計天線的話，這能量很小，我們暫且不考慮)
現在我們把這兩種損耗拆開來看，看他們是如何影響損耗。
導體損耗
對導體損耗而言，最為直觀的就是導體的電阻R。
我們都知道，導體的截面積越大，也就是說線寬越寬或是厚度越厚，電阻就會越小，損耗也隨之減少。
導體損耗與頻率的平方成正比！
線寬對於損耗的影響是絕對不可輕忽的！
另一項有關於導體產生的損耗即是導體粗糙度。
在這世界上很難找到完全光滑的表面，我們肉眼看起來都差不多，但拿高倍率顯微鏡看其實會發現導體上都有微小的顆粒，這些顆粒依據不同的銅箔，而有不同的大小。平均越大的顆粒，所產生的損耗就會越大，反之則越小。
下圖我們可以看到兩種不同的銅箔，RTF (Reverse Treated Foil)與HVLP (Hyper Very Low Profile)，可以看到很明顯的顆粒大小就不一樣，RTF較大 (Rz大約3um)而HVLP較小 (大約1.5um-2um)。
以目前在傳統PCB板製程的銅箔來看，最好的銅箔可以到達Rz=0.9um等級，其損耗真的好上一般銅箔太多了。只是目前看來良率還沒辦法很優秀就是。
介質損耗
介質損耗的最大原因來自於介電材料的漏電流以及高頻訊號相位改變時，材料裡的分子劇烈移動有關。
通常我們會拿損耗正切因子，DF值來描述這個特性。DF越大則介質損耗就越大。
可以看到介質損耗幾乎是跟頻率成正比關係的，越高頻，則介質損耗會越嚴重。
另外值得一提的是材料中的玻璃纖維中的孔洞使的差動訊號P/N兩條線相位不一致的狀況，這會使高速差動對在高頻時產生共振，使損耗變差。目前的解法不外乎旋轉板材、改用開纖布(如1078/1035)、Zig-Zag、Multi-ply等等。不過或許要等到PCIe Gen5或者是112G-PAM4開始後這現象才會慢慢變主戰場。
最後一個會使得損耗變嚴重的是Via stub。
Via stub產生的原因是因為訊號的走線並不會完全從Top層走到Bottom層，這會使得鍍穿孔 (PTH Via)將會有一段小段的open stub。這個open stub會使得走線會有很大的共振，導致損耗變很大！
